Avec les progrès de l'IoT et de l'IA, les microcontrôleurs (MCU) utilisés dans les terminaux devraient offrir des performances sans précédent. Les fréquences d'horloge des processeurs des MCU hautes performances atteignent plusieurs centaines de MHz. Pour obtenir des performances encore supérieures, il est donc nécessaire d'augmenter la vitesse de lecture de la mémoire non volatile intégrée (MRAM) afin de minimiser l'écart entre la fréquence de la MRAM et celle du processeur. La MRAM dispose d'une marge de lecture inférieure à celle de la mémoire flash utilisée dans les MCU classiques, ce qui rend les opérations de lecture à haute vitesse plus complexes. En revanche, en termes de performances d'écriture, la MRAM est plus rapide que la mémoire flash car elle ne nécessite aucune opération d'effacement avant l'écriture.
En revanche, en ce qui concerne les performances d'écriture, la MRAM est plus rapide que la mémoire flash car elle ne nécessite aucune opération d'effacement avant l'écriture. Cependant, la réduction des temps d'écriture est souhaitable non seulement pour une utilisation quotidienne, mais aussi pour diminuer les coûts liés à l'écriture des vecteurs de test lors des processus de test et à l'écriture des codes de contrôle pour les fabricants de produits finaux.
Pour relever ces défis, Renesas a développé les nouvelles technologies de circuits suivantes afin d'accélérer les opérations de lecture et d'écriture dans la MRAM :
(1) Technologie de lecture rapide
: les lectures MRAM sont généralement effectuées à l'aide d'un amplificateur différentiel (amplificateur de capteur) pour déterminer lequel des deux courants, le courant de la cellule mémoire ou le courant de référence, est le plus élevé. Cependant, comme la différence de courant entre les cellules mémoire à l'état 0 et 1 (la fenêtre de lecture) est plus faible dans la MRAM que dans la mémoire flash, le courant de référence doit être positionné avec précision au centre de la fenêtre de lecture pour des lectures plus rapides. La nouvelle technologie introduit deux mécanismes. Le premier aligne le courant de référence au centre de la fenêtre en fonction de la distribution réelle du courant des cellules mémoire de chaque puce, telle que mesurée lors du processus de test. Le second mécanisme réduit la déviation de l'amplificateur de capteur. Ces réglages permettent d'obtenir une vitesse de lecture plus rapide.
De plus, dans les configurations classiques, une importante capacité parasite est présente dans les circuits de contrôle de la tension de la ligne de bits afin d'éviter une surtension lors des opérations de lecture. Ceci ralentit le processus de lecture. C'est pourquoi un schéma de connexion cascode (Note 1) est introduit dans ce circuit afin de réduire cette capacité parasite et d'accélérer la lecture.
Grâce à ces avancées, Renesas atteint le temps d'accès en lecture aléatoire le plus rapide au monde, soit 4,2 ns. Même en tenant compte du temps de préparation du circuit d'interface qui reçoit les données de sortie de la MRAM, nous pouvons effectuer des opérations de lecture aléatoire à des fréquences supérieures à 200 MHz.
(2) Technologie d'écriture haute vitesse
: Pour les opérations d'écriture, les technologies d'écriture haute vitesse pour STT-MRAM embarquées, annoncées en décembre 2021, améliorent les performances d'écriture en appliquant d'abord une tension d'écriture simultanément à tous les bits d'une unité d'écriture. Cette tension est générée à partir de la tension externe (alimentation E/S) de la puce MCU via un circuit abaisseur, puis une tension d'écriture plus élevée est utilisée uniquement pour les quelques bits restants qui n'ont pas pu être écrits. Cette fois-ci, Renesas tient compte du fait que, les conditions d'alimentation utilisées lors des tests et par les fabricants de produits finaux étant stables, la limite inférieure de la tension externe peut être abaissée. Ainsi, en appliquant une tension d'abaissement plus élevée à tous les bits du premier étage, les performances d'écriture sont améliorées d'un facteur 1,8.
En combinant les nouvelles technologies susmentionnées, une puce de test prototype de microcontrôleur a été fabriquée avec une matrice de cellules mémoire MRAM de 10,8 Mbit, utilisant un procédé MRAM embarqué de 22 nm. L'évaluation de la puce prototype a confirmé qu'elle atteignait une fréquence d'accès en lecture aléatoire supérieure à 200 MHz et une performance d'écriture de 10,4 Mo/s à une température de jonction maximale de 125 °C.
La puce de test contient également 0,3 Mbit d'OTP (Note 2) qui exploite la rupture des cellules MRAM pour empêcher toute falsification des données. Cette mémoire peut être utilisée pour stocker des informations de sécurité. L'écriture sur OTP nécessite une tension plus élevée que l'écriture sur MRAM, ce qui rend difficile l'écriture sur le terrain, où les tensions d'alimentation sont généralement moins stables. Cependant, en supprimant la résistance parasite au sein de la matrice de cellules mémoire, cette nouvelle technologie rend également possible l'écriture sur le terrain.
Renesas poursuit le développement de technologies pour l'intégration de la MRAM dans les microcontrôleurs (IEDM 2021, VLSI 2022). Ces nouvelles technologies ont le potentiel d'augmenter considérablement la vitesse d'accès à la mémoire, jusqu'à plus de 200 MHz, permettant ainsi la création de microcontrôleurs plus performants avec MRAM intégrée. Des vitesses d'écriture plus rapides contribueront à une écriture de code plus efficace dans les dispositifs finaux. Renesas s'engage à accroître encore la capacité, la vitesse et l'efficacité énergétique de la MRAM.
Remarque :
La mise en cascade consiste à connecter un transistor à source commune en série avec un transistor polarisé en courant continu.
Mémoire programmable une seule fois. La configuration d'une partie de la matrice de mémoire MRAM en mémoire OTP permet la mise en œuvre d'une mémoire OTP de surface réduite par rapport à une mémoire OTP macro classique utilisant des fusibles électroniques ou la rupture du film d'oxyde des transistors.
