MOSFETs de SiC robustos e resilientes.
Pode-se argumentar que os MOSFETs de SiC constituem o elo mais crítico numa cadeia de sistema de energia. Por isso, devem demonstrar robustez em diversas áreas onde se mostraram vulneráveis. Tal como os MOSFET de silício, também enfrentam o problema de defeitos extrínsecos, como impurezas, estados de carga e outros defeitos de material junto à junção óxido-semicondutor, que causam vários tipos de instabilidades e mecanismos de degradação do dispositivo. Eliminar estes riscos exige que os MOSFET de SiC produzidos demonstrem uma tensão de limiar estável, um óxido de porta fiável, um díodo estrutural intrínseco robusto e resistência à avalanche. Cada atributo deve ser validado através de testes de qualificação, dado que a estabilidade dos parâmetros e a vida útil podem variar muito dependendo do fornecedor.
Para verificar a estabilidade da tensão de limiar (Vth) de um MOSFET de SiC, é tipicamente aplicada uma polarização de porta positiva (p-HTGB) e negativa (n-HTGB) a alta temperatura para stressar um número estatisticamente significativo de dispositivos, e o Vth antes e depois do teste de stress é simplesmente comparado. Por exemplo, as técnicas p-HTGB e n-HTGB foram aplicadas a conjuntos separados de sessenta e quatro MOSFETs de SiC de 1200 V durante 1000 horas. A variação média observada no Vth foi de +59,6 milivolts após a
aplicação de p-HTGB e de -22,8 milivolts após a aplicação de n-HTGB. Com este nível de estabilidade, os desenvolvedores têm uma tensão de limiar previsível a partir da qual podem tomar decisões de projeto mais rigorosas e de longo prazo.
Os óxidos de porta de alta fiabilidade são fundamentais em todas as aplicações, especialmente nas que exigem uma longa vida útil. Para determinar a fiabilidade do óxido de porta em MOSFETs de SiC, foram realizadas medições de carga até à rotura (QBD) em três conjuntos de MOSFETs de SiC de 1200 V. Todas as falhas observadas foram intrínsecas, indicando um elevado nível de maturidade do processo. As taxas de falha ao longo do tempo (FIT) e o tempo médio entre falhas (MTTF) foram calculados para um maior número de dispositivos, especificamente 192. Para o p-HTGB, estes valores foram de 20 e 5.618 anos, respetivamente; para o n-HTGB, os resultados obtidos foram de 93 e 1.233 anos. Estes resultados devem ser encorajadores para os utilizadores finais, pois são consistentes com os relatórios de ruptura dielétrica dependente do tempo (TDDB) fornecidos por diversos fornecedores.
O fenómeno da degradação bipolar nas junções pn de SiC tem sido amplamente estudado. Se ocorrer degradação estrutural do díodo num MOSFET de SiC, serão observados aumentos tanto na resistência direta como na queda de tensão no díodo durante a comutação de corrente (manifestados por uma tendência de queda nas características de saída do terceiro quadrante). Felizmente, os materiais MOSFET de SiC evoluíram e a densidade de defeitos nos cristais preexistentes diminuiu nos materiais de produção. Ainda assim, é necessário avaliar os MOSFETs de SiC de cada fornecedor. A Universidade Estadual de Ohio comparou recentemente a degradação estrutural do díodo após 100 horas de stress à corrente nominal máxima (VGS = -5 V) em MOSFETs de SiC de 1200 V de vários fornecedores e observou diferenças substanciais na resistência direta após a fase de stress. Apenas o Fornecedor C não apresentou degradação (Figura 1). Dados suplementares do terceiro quadrante nos mesmos dispositivos corroboraram a presença (ou ausência, para o Fornecedor C) de degradação estrutural do díodo.
Figura 1. Os dados do terceiro quadrante mostram que o MOSFET de SiC do Fornecedor C foi o único que não apresentou degradação estrutural do díodo. Fonte: Dr. Anant Agarwal e Dr. Minseok Kang, Universidade Estadual de Ohio.
Outro parâmetro importante é a resistência à avalanche, que é medida através de comutação indutiva não fixada (UIS). O MOSFET é sujeito a uma sobrecarga elétrica enquanto está desligado, obrigando a corrente a gerar uma avalanche na periferia do chip semicondutor, uma vez que o canal MOS não está enriquecido.
Isto difere de um teste de resistência a curto-circuitos, no qual o MOSFET está ligado e a corrente é distribuída de forma mais uniforme pela área ativa do dispositivo. Para melhor simular as condições reais de operação, os MOSFETs de SiC são sujeitos a pulsos repetitivos de UIS (R-UIS); a estabilidade dos parâmetros e a integridade do óxido são comparadas antes e depois de 100.000 impulsos repetitivos a dois terços da corrente nominal (de acordo com a norma MIL-STD-750). O VBR, Vth e VF do díodo estrutural não são afetados pelo R-UIS, indicando a sua excelente resistência à avalanche.
Pacotes de Potência de Baixa Indutância:
Uma vez estabelecida a confiança no MOSFET de SiC, a peça seguinte de um sistema SiC completo é um pacote de potência otimizado. Um pacote de módulos multichip eficaz deve permitir aos projetistas tirar partido das vantagens do SiC, em vez de o limitar.
Vários requisitos devem ser considerados. Como o chip semicondutor do MOSFET de SiC é relativamente pequeno, muitos deles têm de ser ligados em paralelo para atingir uma baixa resistência de condução. Além disso, os chips semicondutores do MOSFET em paralelo devem comutar de forma síncrona e partilhar a corrente uniformemente, o que significa garantir simetria e baixa indutância nos esquemas de interligação dos chips semicondutores.
Um exemplo disso é o pacote SP6LI da Microchip, que adiciona apenas 2,9 nH de indutância parasita ao circuito de potência, em comparação com mais de 20 nH de indutância parasita nos pacotes de módulo padrão. A indutância do circuito de potência é reduzida através do estabelecimento das ligações do link CC em barramentos configurados em linha reta. As ligações do substrato são distribuídas simetricamente e o mais próximo possível do chip semicondutor. Para o circuito porta-fonte, são utilizados resistores de porta independentes em série para cada um dos slots disponíveis no chip semicondutor nas posições de comutação de alta/baixa tensão, de forma a otimizar o tempo e a distribuição de corrente. Os resistores de porta independentes reduzem a indutância parasita introduzida no circuito porta-fonte, oferecem proteção contra disparos catastróficos e minimizam as perdas de comutação.
Tecnologia de Driver de Gate Inteligente e Flexível:
Um terceiro elemento necessário para um sistema SiC completo é o controlo. Mais uma vez, a capacidade dos MOSFETs de SiC de comutar rapidamente significa que um sistema não otimizado corre o risco de falhar devido a EMI e picos de tensão transitórios. É necessária uma nova tecnologia de gate driver que permita ao projetista manipular a dinâmica de comutação e alcançar um equilíbrio ideal. Além disso, o driver de gate deve proporcionar uma deteção e resposta rápidas a picos de sinal, uma vez que os MOSFET de SiC são caracterizados por tempos de vida útil mais curtos do que a maioria dos IGBT de silício.
Uma técnica patenteada denominada comutador aumentado possibilitou que as soluções de driver de gate digital mais avançadas pausassem num VGS intermédio definido pelo utilizador durante uma duração desejada para descarregar a capacitância de Miller antes de comutar para VGS OFF (ver Figura 2). Isto contrasta com os métodos tradicionais que levam o VGS diretamente de ON para OFF, não oferecendo ao projetista uma forma de contornar outros problemas de sistema menos evitáveis, como a indutância parasita no cabo utilizado para ligar a carga. De facto, um equilíbrio extraordinário entre a proteção contra picos de tensão e a eficiência pode ser alcançado introduzindo pequenas modificações no perfil de comutação aumentado (níveis de VGS e tempo de permanência).
Figura 2: Um driver de porta digital que utiliza o método de comutação aumentada facilita bastante a identificação dos pontos de projeto ideais e a sua avaliação.
A Figura 3 mostra as formas de onda de desligamento utilizando dois perfis de comutação melhorados e um módulo MOSFET SiC de 1200 V num encapsulamento D3 (106 mm x 62 mm x 31 mm). Pode-se observar que a seleção de um VGS intermédio mais baixo reduz as perdas de comutação quando a eficiência é uma prioridade, enquanto um VGS mais elevado atenua os picos de VDS e suaviza as oscilações das três formas de onda. 
Graças à ferramenta de configuração de software fornecida, as definições do driver de gate podem ser configuradas com precisão em todas as fases de desenvolvimento com apenas um clique do rato, ao contrário das horas passadas com um ferro de soldar.
Figura 3. Formas de onda de desligamento que mostram o efeito da comutação melhorada num módulo MOSFET SiC.
Os drivers de gate digitais também podem aumentar o nível de inteligência. Por exemplo, podem ser utilizados para fornecer um perfil de paragem completamente diferente em caso de falha, garantindo assim uma operação mais segura. A adição de métodos de comutação melhorados para proteção contra curto-circuitos reforça a utilização de baixa resistência de alimentação (Rg), além de guiar o MOSFET através de uma transição mais suave e controlada para o estado OFF, com menor probabilidade de rutura por avalanche. Outras características configuráveis incluem medições de diagnóstico em tempo real, como a monitorização da tensão do barramento CC e da temperatura.
À medida que a eletrónica de potência evolui dos IGBTs de silício para os MOSFETs de SiC, depende cada vez mais dos fornecedores de componentes para fornecer os elementos críticos necessários para criar soluções de sistema completas. Isto traduz-se num MOSFET de SiC com robustez comprovada, um encapsulamento de potência de muito baixa indutância e uma nova classe de drivers de gate inteligentes concebidos para uma fácil otimização. Todas estas características são essenciais para simplificar o projeto de SiC, desde a avaliação inicial até à implementação em campo.
Autor: Kevin Speer, Microchip Technology
