Les signaux sont plus résistants au bruit et à la distorsion lorsqu'ils sont d'amplitude élevée. C'est pourquoi la norme industrielle la plus répandue pour la plage de signaux analogiques est de ±10 V. Cet article explique pourquoi la dernière génération de convertisseurs analogique-numérique (CAN) à approximations successives n'est pas compatible avec cette plage de signaux et pourquoi les CAN modernes reviennent à cette norme.
Les convertisseurs analogique-numérique (CAN) dotés d'un registre d'approximations successives fonctionnent comme une balance [1, 2]. Comme illustré sur la figure 1, le comparateur évalue si la tension d'entrée Vin, captée par le condensateur échantillonneur-bloqueur (S&H), est supérieure ou inférieure à la tension générée par un convertisseur numérique-analogique capacitif (CNA ou CDAC). Le CNA approxime la tension d'entrée avec une précision d'un bit supplémentaire par cycle d'horloge.
Le convertisseur analogique-numérique SAR est le plus répandu, bien qu'il ne soit ni le plus rapide ni le plus précis. Son principal avantage par rapport au convertisseur delta-sigma haute résolution réside dans sa capacité à prélever un échantillon instantané du signal d'origine, permettant ainsi un échantillonnage à un instant précis. Dans le contrôle des processus industriels, cette caractéristique est souvent cruciale.
De plus, le convertisseur analogique-numérique SAR atteint des taux de conversion plus élevés avec une dissipation de puissance similaire. Comparé aux convertisseurs pipeline, le convertisseur SAR offre de meilleures performances en matière de bruit et consomme nettement moins d'énergie, un atout majeur pour les systèmes alimentés par batterie ou lorsque la dissipation de puissance est limitée par l'application.
Les applications industrielles sont souvent exposées à des conditions environnementales difficiles, ce qui rend préférable une large plage de signaux analogiques (±10 V ou plus) pour l'amplification du signal. Malheureusement, les procédés de fabrication des semi-conducteurs sont généralement incompatibles avec cette plage de tension en raison de la tension de claquage des transistors internes. Cet article retrace l'historique du convertisseur SAR et présente les nouvelles solutions haute tension utilisant des procédés analogiques spécialisés, ainsi que les perspectives offertes par la prochaine génération de produits.
Limitations des CAN haute tension de la génération précédente :
Jusqu’au milieu des années 1990, les CAN acceptaient une tension d’entrée bipolaire de ±5 V ou ±10 V. Ceci était rendu possible grâce aux procédés CMOS 2 mm et 3 mm intégrant des résistances à haute linéarité. Le Burr-Brown ADS7809 en est un exemple typique. Le tableau 1 présente certaines de ses spécifications. La non-linéarité différentielle (DNL) permet une véritable conversion 16 bits, mais la vitesse de conversion est lente et la consommation d’énergie élevée.
Ceci est dû à la taille des transistors. L’entrée du comparateur, par exemple, requiert une paire différentielle à faible bruit. Le bruit des transistors MOS dépend de leur transconductance gm, elle-même fonction du rapport entre la largeur W et la longueur L du transistor, ainsi que du courant qui le traverse. La longueur minimale est limitée par le procédé de fabrication ; la largeur doit donc être importante et le courant élevé.
La taille des composants induit également une capacité parasite intrinsèque. Par exemple, la capacité de grille du second étage de gain du comparateur limite la vitesse de la première paire différentielle et, par conséquent, la vitesse de conversion du comparateur. La conception d'un convertisseur implique donc un compromis entre puissance, vitesse et bruit.
Les transistors de grande taille de la génération précédente de CAN nécessitaient également des plaquettes de grande taille, ce qui engendrait des coûts de production élevés et des marges bénéficiaires réduites. De plus, la faible vitesse entraînait des temps de test longs, rendant les CAN hautes performances onéreux. La grande taille des plaquettes imposait également des formats de boîtier volumineux, tels que le boîtier DIP (double rangée) ou le circuit intégré SOIC (composant monté en surface à corps large). En conséquence, la recherche et le développement des CAN se sont détournés des conceptions et procédés haute tension au profit des procédés CMOS à longueur de grille plus courte.
La première génération 5 V :
le premier CAN 16 bits fonctionnant sous 5 V (le Burr-Brown ADS8320) a été élu Produit de l'année en 1998. Les performances en matière de bruit ont été améliorées grâce à une meilleure transconductance (gm) des transistors. La consommation d'énergie a été considérablement réduite grâce à l'utilisation d'une tension d'alimentation plus basse et de condensateurs parasites de plus petite taille. Ceci a permis l'utilisation de convertisseurs analogique-numérique SAR dans de nouvelles applications telles que les appareils portables et alimentés par batterie, notamment les écrans tactiles.
Malheureusement, la petite taille du bit de poids faible (LSB) a rendu le convertisseur plus sensible. Les conceptions ont dû prendre en compte les problèmes thermiques et les modifications du boîtier, ce qui a entraîné une réduction de la linéarité différentielle à 14-15 bits et de la linéarité intégrale à 13-14 bits (voir également le tableau 2).
La deuxième génération de CAN 5 V
intégrait de nouvelles architectures conçues pour offrir des produits plus robustes et réduire le bruit et la consommation d'énergie. L'une de ces architectures est la correction d'erreurs dynamique [3], qui tolère les erreurs lors de la décision du bit de poids fort (MSB), lorsque le comparateur est fortement sollicité et que la source de référence doit recharger des condensateurs de grande capacité. Ces erreurs sont corrigées lors de la décision du bit de poids faible (LSB), lorsque les signaux de plus faible niveau atténuent les effets d'établissement. Ceci a permis d'améliorer la linéarité de la deuxième génération de CAN SAR par rapport à un processus 5 V.
De nouvelles conceptions de référence avec condensateurs de compensation externes [4] ont permis de réduire davantage la consommation d'énergie. Une conception optimisée du CNA a amélioré les performances en matière de bruit. Avec un ADS8329 de Texas Instruments (TI), un rapport signal/bruit (SNR) de 93 dB a été atteint à une fréquence d'échantillonnage de 1 MSPS et une consommation d'énergie de 39 mW sous 5 V ou de 15,5 mW sous 2,7 V (voir tableau 3).
Des architectures de CAN entièrement différentielles (voir figure 2), telles que l'ADS8482 de TI, ont été présentées afin de doubler l'intervalle d'entrée, la taille du bit de poids faible (LSB) et le rapport signal/bruit. Théoriquement, une amélioration de 6 dB peut être obtenue. L'augmentation de la résolution à 18 bits réduit davantage le bruit de quantification, permettant d'atteindre un rapport signal/bruit de 100 dB.
Malheureusement, une réduction supplémentaire de la longueur des transistors n'entraîne pas nécessairement une réduction du bruit. En effet, le bruit des transistors du comparateur et de la référence n'est plus prédominant. En réduisant la tension d'entrée… Le paramètre qui devient prédominant est le bruit dit kT/C. Il s'agit du bruit thermique généré lors de l'échantillonnage par la résistance de conduction Ron du commutateur d'entrée. La densité spectrale de bruit d'une résistance nRon est décrite dans [5].
(1)
Dans l'équation (1), k représente la constante de Boltzmann et T la température absolue. La bande passante de ce bruit thermique est limitée par la résistance de conduction de commutation et la capacité d'échantillonnage Cs du CAN. La bande passante de bruit effective [5] peut être calculée comme suit :
(2)
La tension efficace (rms) du bruit d'échantillonnage Vsrms est donc :
(3)
Comme le montre l'équation (3), le bruit d'échantillonnage dépend uniquement de la capacité d'échantillonnage. En adoptant un procédé plus moderne où la longueur du transistor est réduite d'un facteur x, la tension d'alimentation maximale admissible serait réduite d'autant. Cette tension d'alimentation plus faible réduirait la plage de tension d'entrée et, par conséquent, la taille d'un bit de poids faible (LSB) d'un facteur x. Si le bruit d'échantillonnage doit rester constant par rapport à un LSB, la capacité d'échantillonnage doit être augmentée d'un facteur x².
Ceci entraînerait non seulement une augmentation significative de la taille de la plaquette, mais compromettrait également le processus de recharge des condensateurs du CNA à partir d'une référence négative (presque toujours la masse) vers une référence positive. Recharger la capacité d'un facteur x² à une tension de référence x fois inférieure augmenterait le courant de référence d'un facteur x. La consommation d'énergie resterait constante, puisqu'un courant x fois plus élevé serait maintenu jusqu'à une tension de référence x fois inférieure. Le seul avantage proviendrait de la conception du comparateur (voir figure 3).
Il ne semble pas possible d'améliorer significativement les performances en réduisant la longueur de la grille. Les éléments clés de la conception analogique ont consisté à développer un nouveau procédé permettant de maintenir la longueur du transistor entre 0,5 et 0,6 mm et d'ajouter des fonctionnalités très spécifiques pour les produits analogiques hautes performances.
Développement de procédés analogiques hautes performances :
L’utilisation de résistances correctement appariées, présentant une faible dérive thermique tout au long de leur durée de vie, est cruciale. Ces résistances permettent la conception de convertisseurs numérique-analogique R-2R hautes performances, tels que le DAC8831 de TI. De plus, un faible coefficient de tension de la résistance permet de créer des CNA série à très faible non-linéarité intégrale, comme le DAC8558 de TI.
Un substrat métallique à très faible épaisseur autorise la conception d’interfaces et de fonctions numériques complexes. Les produits de la génération précédente disposaient généralement d’entrées et de sorties série ou parallèle très simples. De nouvelles fonctions, contrôlées par un registre interne, ont été ajoutées. La régulation électrique, également contrôlée par le registre, était assurée par des fusibles ou des mémoires programmables. Certains produits intégraient même diverses interfaces contrôlées par des broches externes.
De plus, le procédé BiCMOS permet d'obtenir des transistors bipolaires performants, essentiels pour la conception d'amplificateurs et de circuits de référence. Ce procédé requiert une couche N enterrée qui isole un puits P du substrat (voir figure 4). Ces zones de puits P isolées servent également à isoler la matrice de transistors NCH du substrat. Ainsi, le substrat est isolé du bruit des circuits numériques et les circuits analogiques sensibles du bruit général du substrat.
Les transistors haute tension, réalisés grâce à un procédé à double grille, sont particulièrement intéressants. Une tension de 36 V peut être appliquée entre le drain et la source, ainsi qu'entre la grille et la source. L'association de transistors haute et basse tension ouvre la voie à des applications prometteuses, comme la prochaine génération de convertisseurs analogique-numérique haute tension.
Une nouvelle génération de CAN haute tension :
Bien que les CAN 5 V offrent d’excellentes performances en matière de bruit, ils ne sont pas les plus adaptés au contrôle des processus industriels. Un convertisseur à faible bruit ne suffit pas ; une section analogique robuste est également nécessaire pour adapter le signal d’entrée à ces conditions difficiles. Les signaux d’entrée de ±10 V sont intrinsèquement quatre fois plus robustes que les systèmes 5 V simples. C’est pourquoi les CAN haute tension suscitent toujours un vif intérêt. Une
nouvelle génération de CAN haute tension tirera parti des composants de ce nouveau procédé de fabrication. Deux approches sont possibles. La première consiste à utiliser des résistances à faible dérive et à faible coefficient de tension. Le signal d’entrée de ±10 V peut être divisé en interne et converti dans la plage 0-5 V. Ceci permet de traiter le signal avec des transistors 5 V, en bénéficiant de la vitesse plus élevée, du faible bruit et de la consommation d’énergie réduite de ces transistors basse tension. Le TI ADS8515 en est un exemple typique. Cependant, les performances ont été améliorées grâce à de nouvelles architectures et à un nouveau procédé de fabrication. Le tableau 4 compare les spécifications de la génération précédente (ADS7809) et de la nouvelle génération (ADS8515).
Cette implémentation présente deux inconvénients. Premièrement, elle impose un courant continu à partir du signal d'entrée, ce qui engendre des erreurs de gain avec les sources d'entrée à haute impédance. Pour limiter ce courant, la résistance interne doit être élevée, ce qui restreint la bande passante d'entrée du CAN. Il en résulte automatiquement des temps d'échantillonnage plus longs et donc une vitesse de conversion plus faible.
La seconde approche consiste à échantillonner directement le signal d'entrée haute tension dans le condensateur d'échantillonnage à l'aide de transistors haute tension. Le CNA capacitif du CAN divise ensuite le signal par SAR. Cette méthode présente également des inconvénients.
Bien que les condensateurs offrent un excellent coefficient de tension, cela affecte la linéarité globale du CAN. Aux hautes tensions, cela est particulièrement vrai pour le coefficient de tension au carré. Si un signal de 10 V est stocké dans le condensateur et que le coefficient de tension au carré est d'environ 1 ppm/V², la variation du condensateur d'échantillonnage atteint 100 ppm aux valeurs extrêmes, mais pas au centre de la plage. La non-linéarité intégrale s'étend sur plusieurs bits de poids faible (LSB).
Le second inconvénient est dû à la résistance de conduction élevée Ron et à la capacité parasite élevée Cmsw des commutateurs d'entrée haute tension. Ces deux effets sont non linéaires par rapport à la tension d'entrée et n'affectent pas les performances en courant continu. Cependant, les signaux alternatifs sont affectés par la distorsion due au délai Ron·(Csw+Cs) du circuit d'échantillonnage, qui dépend de la tension d'entrée. L'initialisation (voir figure 5), où la grille du commutateur d'entrée tend vers le signal d'entrée plus une tension constante et l'ensemble est court-circuité à l'entrée, réduit la distorsion harmonique totale, mais nécessite un circuit complexe et augmente la taille de la plaquette.
Néanmoins, l'échantillonnage avec des commutateurs haute tension semble être la technique qui sera utilisée dans les futurs produits. De nouvelles architectures de conception et des améliorations de processus supplémentaires seront développées pour surmonter les problèmes susmentionnés.
Perspectives
En résumé, les nouveaux produits haute tension offrent des améliorations significatives en termes de vitesse, de puissance et de bruit. Malheureusement, deux limitations majeures subsistent. Le commutateur d'échantillonnage à haute résistance, qui présente également une capacité parasite importante, affecte la distorsion harmonique totale (THD) aux fréquences de signal supérieures à 100 kHz. De plus, le coefficient de tension du condensateur génère une non-linéarité intégrale indépendante de la fréquence d'entrée.
Il apparaît que des progrès supplémentaires sont nécessaires pour résoudre le problème de la distorsion harmonique totale (THD). Par ailleurs, il est temps de développer une solution de régulation pour la non-linéarité intégrale, d'autant plus que toutes les autres spécifications en courant continu sont ajustables, telles que la non-linéarité différentielle, le décalage [6], le gain [7] et même la réjection en mode commun.
En outre, la tension d'entrée élevée devrait permettre de concevoir des dispositifs améliorant les performances en matière de bruit, notamment le rapport signal/bruit. Des produits avec un rapport signal/bruit de 106 dB devraient apparaître prochainement.
Références
[1] F. Oehme, M. Huemer et M. Pfaff, Elektronik und Schaltungstechnik, Carl Hanser Verlag, ISBN 3-446-40694-8, 2006.
[2] Rudy J. van de Plassche, CMOS Integrated Analog-to-Digital and Digital-to-Analog Converters, Springer Netherlands, ISBN 1-4020-750-6, 2003.
[3] Chakravarthy Srinivasean, Kiran M. Godbole, Error correction architecture to increase speed and relax current drive requirements of SAR ADC, brevet US6747589, Texas Instruments, 2004.
[4] Frank Ohnhaeuser, Mario Huemer, Reference generation for A/D converters, Actes du Symposium international sur les signaux, les systèmes et l'électronique (ISSSE2007), Montréal (Canada), août 2007 (CD-ROM).
[5] P. Gray, R. Meyer, Analysis and Design of ANALOG INTEGRATED CIRCUITS, John Wiley & Sons, Inc., ISBN 0-471-57495-3, 1993.
[6] Frank Ohnhaeuser, Miroslav Oljaca, Offset error compensation of input signals in analog-to-digital converter, patent US6433712, Texas Instruments, 2002.
[7] Robert Seymour, Method and circuit for gain and/or offset correction in a capacitor digital-to-analog converter, Patent US6922165, Texas Instruments, 2005.
Auteur:
Frank Ohnhauser. Texas Instruments
