À l'ère des véhicules pilotés par logiciel (SDV), les systèmes sur puce (SoC) automobiles doivent offrir des performances élevées pour exécuter simultanément de multiples applications et une évolutivité grâce aux chiplets, tout en répondant aux exigences de sécurité fonctionnelle. Avec la complexification et la taille croissantes des SoC multidomaines dédiés au calcul de base, le maintien d'une qualité automobile devient de plus en plus difficile. L'augmentation des performances entraîne également une hausse de la consommation d'énergie, rendant cruciales les améliorations en matière d'efficacité énergétique et de sécurité. Pour répondre à ces besoins, Renesas a développé les technologies suivantes :
Renesas a développé une nouvelle
architecture de chiplets
Les interfaces UCIe classiques ne permettant pas la transmission des RegionID entre puces, Renesas a développé une méthode pour mapper ces identifiants à l'espace d'adressage physique, les encoder dans la région UCIe et les transmettre. Ceci permet un contrôle d'accès sécurisé par l'unité de gestion de la mémoire (MMU) et les cœurs en temps réel, répondant aux exigences de sécurité fonctionnelle entre chiplets. De plus, une vitesse de transmission de 51,2 Go/s a été confirmée, proche de la limite supérieure de transfert intra-SoC, assurant ainsi l'évolutivité et la sécurité des SoC automobiles hautes performances.
Capacités d'IA avancées et qualité automobile :
Renesas a conçu un SoC 3 nm qui améliore les performances de l'unité de traitement neuronal (NPU) tout en préservant une qualité automobile. La taille des NPU a été multipliée par 1,5 par rapport aux générations précédentes, ce qui augmente la latence d'horloge. Pour y remédier, Renesas a repensé l'architecture d'horloge en divisant les générateurs d'impulsions (CPG) en mini-CPG (mCPG) au niveau des sous-modules, réduisant ainsi considérablement la latence.
Afin de garantir l'absence de défauts dans les applications automobiles, l'entreprise a intégré des circuits de test à l'architecture hiérarchique des CPG et unifié le chemin du signal pour les horloges utilisateur et de test. En mode test, les mCPG supérieurs et inférieurs sont synchronisés par une seule source d'horloge, permettant un réglage de phase unifié et assurant une fiabilité élevée, même pour les SoC de grande taille.
avancée
avec plus de 90 domaines de puissance, permettant un contrôle précis de la puissance, du milliwatt à la dizaine de watts. De plus, la division des commutateurs de puissance (PSW) en deux types (anneau et rangée) permet de réduire les chutes de tension (chute IR), avec une réduction d'environ 13 % par rapport aux conceptions conventionnelles.
Pour répondre aux exigences de la norme ASIL D, la configuration DCLS (Dual-Core Lock-Step) contrôle les cœurs maître et vérificateur par des commutateurs et des contrôleurs indépendants. En cas de défaillance, le système détecte l'erreur grâce au fonctionnement en mode synchrone. Une surveillance en boucle de chaque PSW et un voltmètre numérique résistant à la chaleur (DVMON) sont intégrés, améliorant la tolérance au vieillissement de 1,4 mV.
Ces technologies sont mises en œuvre dans le calculateur multidomaine Renesas R-Car X5H . Avec le R-Car X5H, les constructeurs peuvent accélérer l'évolution des véhicules autonomes en garantissant la sécurité et en permettant la conduite autonome, les cockpits numériques, et bien plus encore.
