L'introduction de FIL enrichit l'ensemble des options de vérification HDL offertes par EDA Simulator Link pour les algorithmes créés sous MATLAB et Simulink. La vérification sur FPGA offre des performances d'exécution nettement supérieures à celles des simulateurs HDL et renforce la confiance dans le bon fonctionnement de l'algorithme en situation réelle.
Les principales fonctionnalités du produit incluent la possibilité de :
- Vérifier les implémentations HDL du code MATLAB et des modèles Simulink à l'aide de cartes de développement FPGA pour les dispositifs de classe Spartan et Virtex, notamment la carte de développement Virtex-6 ML605.
- Vérifier les implémentations HDL du code MATLAB et des modèles Simulink par cosimulation avec Mentor Graphics ModelSim, Mentor Graphics Questa et Cadence Design Systems Incisive Enterprise Simulator.
- Générer des composants TLM 2.0 pour une utilisation dans des environnements de prototypage virtuel sous SystemC.
