Microchip Technology Inc. a annoncé aujourd'hui l'élargissement de son portefeuille de solutions pour centres de données et son entrée sur le marché des infrastructures mémoire avec le premier contrôleur de mémoire série disponible sur le marché. Le SMC 1000 8x25G permet aux processeurs et autres systèmes sur puce (SoC) à forte puissance de calcul de quadrupler le nombre de canaux de mémoire DRAM DDR4 connectés en parallèle, tout en conservant la même taille. Les contrôleurs de mémoire série de Microchip offrent à ces plateformes à forte puissance de calcul une bande passante mémoire accrue, une indépendance vis-à-vis du support et une latence extrêmement faible.
L'augmentation du nombre de cœurs de traitement dans les processeurs a entraîné une diminution de la bande passante mémoire moyenne disponible par cœur, car les processeurs et les SoC ne peuvent plus intégrer sur une seule puce le nombre d'interfaces DDR parallèles requis pour répondre aux besoins de ce nombre accru de cœurs. Le SMC 1000 8x25G se connecte au processeur via les voies 25 Gbit/s de l'OMI (Open Memory Interface) et à la mémoire via une interface DDR4 3200 72 bits. Il en résulte une réduction significative du nombre de broches nécessaires sur le processeur ou le SoC par canal de mémoire DDR4, permettant ainsi d'augmenter le nombre de canaux et la bande passante mémoire disponible.
Un processeur ou un SoC compatible OMI peut utiliser différents types de supports de stockage aux coûts, consommations et performances variés, sans nécessiter de contrôleur mémoire dédié pour chaque type. À l'inverse, les interfaces mémoire des processeurs et SoC actuels sont généralement liées à des protocoles d'interface DDR spécifiques, tels que la DDR4, et à leurs vitesses respectives. Le SMC 1000 8x25G est le premier produit d'infrastructure mémoire indépendant du support proposé par Microchip pour l'interface OMI.
Les applications pour centres de données exigent des modules DDIMM basés sur l'architecture OMI offrant la même bande passante élevée et la même faible latence que les modules DDR parallèles actuels. Le SMC 1000 8x25G de Microchip intègre une conception innovante à faible latence, réduisant cette dernière à moins de 4 ns pour le premier accès aux données DRAM tout en conservant les mêmes performances d'accès pour les données suivantes. De ce fait, les modules DIMM basés sur l'architecture OMI offrent des niveaux de bande passante et de latence pratiquement identiques à ceux des modules LRDIMM comparables.
« Chez Microchip, nous sommes ravis de lancer le premier contrôleur de mémoire série du marché », a déclaré Pete Hazen, vice-président de la division Data Center Solutions de Microchip. « Les nouvelles technologies d'interface mémoire, telles que l'OMI (Open Memory Interface), permettent à un large éventail d'applications SoC de répondre aux besoins croissants en mémoire des applications de centres de données hautes performances. L'arrivée de Microchip sur le marché des infrastructures mémoire témoigne de notre engagement à améliorer les performances et l'efficacité des centres de données. ».
« Les charges de travail des clients d'IBM exigent une utilisation plus intensive de la mémoire. C'est pourquoi nous avons pris la décision stratégique d'utiliser la norme OMI pour les interfaces mémoire des processeurs POWER afin d'accroître la bande passante mémoire », a déclaré Steve Fields, architecte en chef des systèmes IBM Power. « IBM accorde une grande importance à l'accord conclu avec Microchip pour la fourniture de cette solution. ».
SMART Modular, Micron et Samsung Electronics développent plusieurs modules DDIMM (DDR4 Differential Dual-Inline Memory Modules) à 84 broches offrant des capacités allant de 16 Go à 256 Go. Ces modules DDIMM exploiteront le contrôleur SMC 1000 8x25G et se connecteront facilement à toute interface 25 Gbit/s compatible OMI.
« La norme OMI (Open Memory Interface) fournit une interface mémoire série à brochage optimisé, permettant ainsi à un nombre croissant d'applications CPU et SoC de bénéficier de la bande passante mémoire nécessaire et d'une transition transparente entre différents types de supports, tels que la mémoire de stockage », a déclaré Myron Slota, président du consortium OpenCAPI. « Le consortium OpenCAPI fournit une propriété intellectuelle libre de droits pour les unités maîtres et cibles, et pilote de nombreuses initiatives visant à garantir la conformité aux normes. »
« Les clients de Google utilisent des applications gourmandes en données, comme l'apprentissage automatique et l'analyse de données, qui exigent une mémoire haute performance », a déclaré Rob Sprinkle, responsable technique de l'infrastructure de la plateforme chez Google LLC. « Google soutient activement les initiatives basées sur des standards ouverts comme OMI (Open Memory Interface), qui fournit une interface mémoire haute performance pour répondre à ces objectifs importants de bande passante et de latence. ».
Outils de développement :
Le SMC 100 est fourni avec les outils de conception et de diagnostic ChipLink pour accompagner les clients dans le développement de systèmes conformes aux normes de l’OMI. Ces outils offrent des fonctionnalités performantes de débogage, de diagnostic, de configuration et d’analyse, grâce à une interface conviviale.
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