El diseño incorpora además una terminación de dopaje lateral variado (VLD), combinada con SIPOS, SiN y pasivación de poliimida, para minimizar el área de terminación al tiempo que se aproxima a la tensión de ruptura ideal en planos paralelos. Estos diodos de recuperación rápida (FRD) están diseñados específicamente para aplicaciones modernas de IGBT de alta velocidad, con el objetivo de reducir las oscilaciones, los picos de tensión y las interferencias electromagnéticas (EMI), al tiempo que mantienen una recuperación inversa suave y bajas pérdidas.
Recientemente, se han propuesto nuevas estructuras de cátodo como el enfoque más eficaz para lograr un comportamiento de recuperación suave en los diodos de alta tensión. Además, para garantizar una amplia zona de funcionamiento seguro (SOA), los diodos deben estar libres de debilidades de diseño tanto en las regiones activas como en la terminación del borde del chip [1–14]. La próxima generación de diodos de alta tensión debe presentar una elevada robustez dinámica y permitir un apagado seguro en condiciones de ensayo de alta tensión y alto di/dt. Aumentar el espesor de la capa de deriva N es una posible solución, pero conlleva mayores pérdidas globales. Si bien las tecnologías de diodos existentes ofrecen un rendimiento prometedor en cuanto a recuperación suave y SOA, se enfrentan a limitaciones en términos de caída de tensión directa (Vf), pérdidas totales, comportamiento de recuperación suave y SOA. Superar estas limitaciones es esencial para aprovechar plenamente su potencial. Por consiguiente, el desarrollo de diodos de alta tensión de próxima generación que combinen el alto rendimiento de los IGBT de conmutación rápida con bajas pérdidas es fundamental para la eficiencia global del sistema. Este trabajo presenta un análisis práctico de las estructuras de cátodo convencionales y de las recién propuestas. El diseño propuesto muestra resultados prometedores para los futuros diodos de alta tensión.
Estructura
La figura 1 muestra una sección transversal simplificada de la estructura VLD (variación del dopaje lateral) propuesta, que incluye una capa de boro enterrada dentro de la región tampón N. La estructura es totalmente compatible con la tecnología de proceso de los IGBT. Para garantizar la coherencia con las condiciones del proceso, la estructura se definió directamente utilizando DIOS y, posteriormente, se simuló con software TCAD [15]. Se prestó especial atención a lograr una estrecha concordancia entre los perfiles de resistencia de propagación medidos y simulados. Dado que el SIPOS (silicio policristalino semi-aislante) es una capa semiconductora y resulta difícil de implementar en las herramientas de simulación de tensión de ruptura, se adoptó la hipótesis de carga cero para la optimización de la estructura VLD. Se incorporaron una capa tampón de hidrógeno y una capa P enterrada para permitir una recuperación suave y mejorar la capacidad SOA en condiciones de conmutación severas. Para reducir la corriente de fuga en estado caliente, se utilizó exclusivamente irradiación de electrones c , mientras que la dosis de boro en el ánodo controla la eficiencia de inyección de huecos en la región de deriva.
Fig. 1. Sección transversal de una estructura FRD propuesta.
La terminación VLD se basa en la implantación a través de pequeñas aberturas en el óxido utilizando una máscara de fotorresina y la posterior inyección para lograr un perfil de dopaje controlado, tal y como se muestra en la fig. 1. La principal ventaja de la terminación VLD radica en la reducción del área de terminación, ya que la zona de agotamiento se extiende completamente hasta la superficie y comparte el potencial con el sustrato. Para un tamaño de chip dado, se puede aumentar el área del ánodo para reducir la Vf y aumentar la corriente de sobretensión. Sin embargo, la estructura es sensible a las cargas superficiales y, por lo tanto, requiere una buena pasivación, por ejemplo, con SIPOS o DLC, para lograr una tensión de ruptura estable o superar las pruebas de fiabilidad. Los módulos IGBT utilizados son los GD1000MPA140L8S y GD1000MNA140L8S, módulos de 1000 A y 1400 V con tres FRD conectados en paralelo.
Análisis de la conmutación
Con el fin de estudiar el comportamiento de conmutación en funcionamiento con polarización inversa, se lleva a cabo una prueba práctica de recuperación inversa utilizando los dos tipos de estructura que se muestran en la fig. 2, con y sin capa enterrada de boro o inyección controlada de huecos en la cara posterior (CIBH). Los dispositivos cuentan con terminación VLD, lo que permite alcanzar una tensión de ruptura estática de entre 1550 y 1600 V. Debido a la ruptura en la isla de boro y en la unión N+ de la región del cátodo, la corriente de fuga del diodo CIBH es mayor que la de los diodos convencionales. Dado que en un módulo se conectan varios diodos en paralelo, es necesario reducir esta corriente de fuga. La avalancha en esta unión se ajusta optimizando la dosis de boro y la relación entre las capas tampón P y N para evitar un aumento significativo de la corriente de fuga.
CON CIBH
SIN CIBH
Fig. 2. Diagrama esquemático de un FRD con y sin CIBH durante la desconexión.
La fig. 3 ilustra el Vf de los diodos con y sin CIBH a 25 y 150 °C. Los resultados de las mediciones muestran que ambos presentan un Vf similar: 2,45 V a temperatura ambiente y 2,8 V a 150 °C, respectivamente. Durante el estado de conducción, toda la zona de deriva está inundada de portadores libres, mientras que en el diodo CIBH las zonas de boro están en dirección paralela, por lo que el Vf no se ve afectado de forma significativa (reducción máxima del Vf: 0,1 V).
Fig. 3. Caídas de tensión directa a temperatura ambiente y a 150 °C.
La fig. 4 muestra las formas de onda de conmutación y recuperación del dispositivo que aparece en la fig. 2. Los dispositivos se conmutaron con una tensión de polarización de 800 V, 4600 A/µs, 1200 A y 95 nH, con una resistencia de puerta de 10 Ω a temperatura ambiente. Tanto los dispositivos con CIBH como los que carecen de él muestran una recuperación suave.
Fig. 4. Forma de onda de conmutación con una resistencia de puerta de 10 Ω, con y sin CIBH, a 25 °C y 1200 A.
Tabla 1. Pérdidas de conmutación a temperatura ambiente con una resistencia de puerta de 10 Ω.
A medida que la resistencia de la puerta se reduce a 6,8 Ω, las pérdidas aumentan, tal y como se muestra en la tabla 2, y el di/dt se eleva hasta 7200 A/µs. Durante la recuperación inversa, el diodo de referencia muestra oscilaciones de tensión, como se observa en la figura 5. A medida que disminuye la resistencia de la puerta, aumenta la velocidad de conmutación del di/dt. Dado que hay menos huecos en la región de la base, las oscilaciones que se producen son claramente visibles en los picos de tensión (Vrp). El uso de CIBH con boro en el lado del cátodo mejora la suavidad, ya que las áreas enterradas dopadas con p inyectan huecos en la región de la base. Además, Irrm disminuye y se reduce el sobreimpulso de tensión.
Fig. 5. Forma de onda de conmutación con una resistencia de puerta de 6,8 Ω, con y sin CIBH, a 25 °C.
Tabla 2. Pérdida de conmutación a temperatura ambiente con una resistencia de puerta de 6,8 Ω a 1200 A.
Durante la recuperación inversa, se acumula un campo eléctrico en el lado del cátodo del diodo, entre las uniones NN+. Este se reduce mediante la inyección de huecos en el diodo CIBH. Este proceso conduce a una mayor suavidad, ya que el tiempo de recuperación inversa (trr) aumenta de 217 ns a 240 ns, el sobreimpulso de tensión se mantiene por debajo de la tensión de ruptura del diodo y mejora la robustez.
Para verificar el comportamiento de conmutación a baja corriente, los dispositivos se desconectaron con una corriente directa inicial de 20 A y 100 A en un módulo de 1000 A, manteniendo constante la resistencia de la puerta en 6,8 Ω y la inductancia del módulo en 95 nH. Dado que las condiciones de ensayo con corriente baja permiten comprender mejor los resultados de conmutación, en la figura 6 se muestran los diagramas de conmutación a 20 A y a 150 °C. La forma de onda demuestra claramente que, sin capas P enterradas, los dispositivos muestran un comportamiento brusco, y la tabla 3 muestra claramente que el sobreimpulso de tensión (Vpk) es mucho mayor que el de la capa P enterrada. El aumento de la concentración de boro en la capa enterrada ayuda a reducir aún más las oscilaciones; sin embargo, aumentan la tensión Vf y la corriente de fuga. Debe encontrarse un equilibrio adecuado entre un comportamiento de conmutación rápido aceptable y un comportamiento de conmutación completamente suave, teniendo en cuenta las pérdidas estáticas.
La recuperación mejorada y más suave permite que el diodo funcione a valores de di/dt y densidades de corriente más elevados sin fallar. Para verificar la capacidad RRSOA de un módulo, los dispositivos se conmutaron a 2500 A (2,5 veces la corriente nominal) y una tensión de polarización de 800 V con una resistencia de puerta de 6,8 Ω. Todas las muestras del módulo superaron la misma prueba a temperatura ambiente y a 150 °C.
Fig. 6. Forma de onda de conmutación con una resistencia de puerta de 6,8 Ω, con y sin CIBH, a 25 °C y 20 A.
Tabla 3. Pérdidas de conmutación a temperatura ambiente con una resistencia de puerta de 6,8 Ω a 20 A.
Fiabilidad
La terminación VLD se utiliza para obtener la tensión de ruptura más alta posible. Cuando el dispositivo se encuentra en modo de avalancha, la tensión de ruptura VLD se agota por completo hasta la superficie; por lo tanto, se utiliza la pasivación SIPOS para obtener una tensión de ruptura estable. El SIPOS se deposita directamente sobre la superficie de silicio debido a su conductividad limitada. Cualquier carga no deseada, como la contaminación iónica, las cargas de interfaz o las cargas atrapadas, que pueda alterar la distribución del campo eléctrico, se compensa mediante portadores móviles dentro del SIPOS. La máquina LPCVD deposita 0,2 µm de SIPOS con pasivación SIN. La conductividad del SIPOS se ajusta cuidadosamente mediante el contenido de oxígeno durante la deposición.
Antes del lanzamiento oficial a producción, los dispositivos se sometieron a pruebas de cualificación completas. Las pruebas de fiabilidad más importantes para la estabilidad eléctrica del chip son la prueba de polarización inversa a alta temperatura (HTRB) y la prueba de humedad. La prueba HTRB comprueba la capacidad de las muestras para soportar una polarización inversa mientras se someten a la temperatura ambiente máxima para la que están clasificados los componentes. La condición utilizada para la prueba HTRB es el 80 % de la tensión nominal a 150 °C. La tensión de ruptura y la corriente de fuga se midieron antes de iniciar la prueba. Se montaron 156 chips de 1400 V en el encapsulado C6. La prueba se llevó a cabo durante un máximo de 1000 h y se tomaron lecturas cada 8 horas. Los resultados de las mediciones previas y posteriores mostraron que no se produjo ningún aumento de la corriente de fuga.
La prueba de humedad comprueba la capacidad del encapsulado y del chip para resistir la penetración de humedad. La muestra se introduce en una cámara ambiental. A continuación, se aumenta la humedad relativa al 85 % y se eleva la temperatura a 85 °C. Se miden las características del dispositivo antes de iniciar la prueba. Los dispositivos se vuelven a medir tras un enfriamiento de 3 h. Los resultados de las mediciones previas y posteriores no muestran ningún aumento de la corriente de fuga.
Autor: By J.V. Subhas Chandra Bose, Hua Shen, Fu Yong, Rebecca Li and Bruce Chen, StarPower Europe AG
Conclusión
El análisis de simulación y los resultados prácticos demuestran que, mediante el uso de una estructura VLD y una dosis optimizada de la capa de boro enterrada, es posible obtener una tensión de ruptura de 1550 V con un espesor N de 140 µm. Se ha demostrado en la práctica que la inyección controlada de huecos en la cara posterior proporciona un diodo de recuperación suave en comparación con el diodo tradicional sin capa P enterrada. Los resultados de fiabilidad confirman que el uso de SIPOS para pasivar una unión PN plana da lugar a características de tensión inversa estables.
REFERENCIAS
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