Das Zeitalter des autonomen Fahrens bricht an und damit einhergehend steigen die Anforderungen an die Rechenleistung der Automobilindustrie. Automatisierte Fahrzeuge benötigen umfangreiche Sensorarrays, um ihre Umgebung zu erfassen und die notwendigen Daten für die Simulation menschlichen Fahrverhaltens zu liefern. Der Bericht „Autonome Autos und Robotaxis 2024–2044“ von IDTechEx zeigt, dass führende Robotaxis der SAE-Klasse 4 mit bis zu 40 einzelnen Sensoren ausgestattet sind. In Kombination mit der bevorstehenden Einführung automatisierter Technologien im Fahrzeugmarkt wird dies in den nächsten zehn Jahren zu einem jährlichen Wachstum von 13 % im Markt für Automobilsensoren führen. Sensoren allein sind jedoch nahezu nutzlos ohne leistungsstarke Computer, die die Daten verarbeiten und eine dreidimensionale Darstellung der Umgebung erstellen, um die programmierte Fahrstrategie des Fahrzeugs zu optimieren.

Hochleistungsrechnen (HPC) für autonome Fahrzeuge

Quelle: IDTechEx

Unabhängig davon, ob späte oder frühe Fusion zum Einsatz kommt, muss HPC weiterhin umfangreiche Datenverarbeitungsaufgaben in Form von Bildverarbeitung und der Ausführung von KI-Algorithmen zur Bildklassifizierung und Fahrstrategie bewältigen. Die wichtigsten Komponenten hierfür sind Grafikprozessoren (GPUs), Rechenprozessoren (CPUs) und Arbeitsspeicher (RAM). Normalerweise handelt es sich dabei um separate, diskrete Komponenten. Die spezifischen Anforderungen von HPC für autonome Fahrzeuge haben jedoch dazu geführt, dass sie in einzelnen Chips, sogenannten SoCs (System-on-Chips), kombiniert werden. Diese vereinen GPUs, CPUs, RAM und weitere Komponenten auf einem einzigen Siliziumchip. Ein idealer SoC kann Daten von allen Sensoren des autonomen Fahrsystems empfangen, verarbeiten, alle erfassten Objekte identifizieren und klassifizieren und basierend auf der Fahrstrategie Lenk-, Beschleunigungs- und Bremsaktionen generieren.

Die Integration all dieser Funktionen auf einem einzigen Chip ist entscheidend für die Erfüllung der Rechenanforderungen des autonomen Fahrens. Dank der nahezu vollständigen räumlichen Trennung können die einzelnen Chipteile Daten mit minimaler Latenz, fast ohne Rauschen und mit enormer Bandbreite austauschen. Dies steht im deutlichen Gegensatz zur Verteilung diskreter Komponenten auf einer Leiterplatte mit mehr Schnittstellen und Datenleitungen, die Rauschen und Latenz verursachen.

Eine Zukunft wachsender Halbleitertechnologien

IDTechEx hat in den letzten Jahren beobachtet, wie Unternehmen wie Mobileye, Nvidia und andere von 28 nm im Jahr 2018 auf 7 nm FinFET-Lösungen und noch kleinere Strukturen im Jahr 2021 umgestiegen sind. Foundry-Unternehmen produzieren mittlerweile jedoch Technologien unter 5 nm und streben zukünftig sogar Technologien unter 1 nm an. Mit jeder Halbierung der Strukturgröße steigt die Rechenleistung um das Zehnfache. Die Entwicklung immer kleinerer Strukturen wird jedoch zunehmend teurer. Ein einzelner 300-mm-Wafer der 3-nm-Technologie von TSMC kostet rund 20.000 US-Dollar, und dieser Preis wird weiter steigen, da Technologien unter 3 nm in verschiedenen Branchen nachgefragt werden – von gängigen Computeranwendungen wie Smartphones, Laptops und PCs bis hin zu neuen Anforderungen aus dem Automobilsektor.

Herausforderungen und Chancen für Automotive HPC

Quelle: IDTechEx

Angesichts dieser Situation müssen Entwickler von HPC-Systemen für die Automobilindustrie überlegen, wie sie bestehende Technologien für maximale Leistung optimieren können. IDTechEx beobachtet einen verstärkten Fokus auf künstliche Intelligenz (KI), neuronale Netze (NN) und Deep-Learning-Beschleuniger. Diese nutzen neuartige KI-gestützte Datenverarbeitungsstrategien und reduzieren so die Abhängigkeit von herkömmlichen GPU-Ansätzen. Dadurch kann die Chip-Leistung deutlich gesteigert werden, wodurch weniger Investitionen in kleinere Fertigungstechnologien erforderlich sind und sogar ein Gesamteffizienzgewinn erzielt wird. IDTechEx stellt fest, dass KI in den SoC-Blockdiagrammen großer Tier-2-Anbieter wie Mobileye und Renesas immer häufiger anzutreffen ist. Besonders vielversprechend ist Recogni. Das Startup Recogni hat einen KI-Beschleuniger für SoC-Anwendungen im Bereich autonomes Fahren entwickelt, der einen Paradigmenwechsel in puncto Rechenleistung und Effizienz verspricht.

Trotz immer kleinerer Strukturgrößen und innovativer KI-Lösungen verlangsamt sich das Entwicklungstempo der weltgrößten Computerchip-Industrie. Das Mooresche Gesetz besagt, dass sich die Rechenleistung alle zwei Jahre verdoppeln sollte – eine jahrzehntealte empirische Formel, die bis vor Kurzem Gültigkeit hatte. Manche behaupten, das Mooresche Gesetz verliere an Kraft, da die Branche vor immer größeren technologischen Herausforderungen stehe, um nur noch geringe Leistungssteigerungen zu erzielen. Andere erklären das Mooresche Gesetz für überholt.

Fortschritte bei der Halbleiterverpackung: Chiplets und mehr

Quelle: IDTechEx

Eine prominente Lösung, um der Verlangsamung des Mooreschen Gesetzes und dem erheblichen Anstieg der Herstellungskosten monolithischer integrierter Schaltungen (ICs) zu begegnen, ist das Konzept der „Chiplets“.

Das Kernkonzept von Chiplets besteht darin, einen monolithischen IC in einzelne Funktionsblöcke zu zerlegen, diese in separate Chiplets umzuwandeln und sie anschließend auf Gehäuseebene wieder zusammenzusetzen. Das Ziel eines Chiplet-basierten Prozessors ist es, die Leistung beizubehalten oder zu verbessern und gleichzeitig die Produktionskosten im Vergleich zu herkömmlichen monolithischen ICs zu senken. Die Effektivität des Chiplet-Designs hängt maßgeblich von den Packaging-Techniken ab, insbesondere von denen zur Verbindung mehrerer Chiplets, da diese die Gesamtleistung des Systems erheblich beeinflussen. Diese fortschrittlichen Halbleiter-Packaging-Technologien, darunter Ansätze wie 2,5D-ICs, 3D-ICs und Wafer-Level-Packaging mit hoher Dichte, werden zusammenfassend als „fortschrittliches Halbleiter-Packaging“ bezeichnet. Diese Spitzentechnologien werden im IDTechEx-Forschungsbericht „Advanced Semiconductor Packaging 2022–2032“ detailliert untersucht. Sie ermöglichen die Integration mehrerer Chiplets, die oft in unterschiedlichen Prozessknoten gefertigt werden, auf einem einzigen Substrat. Diese Integration wird durch die Verwendung kompakter Bump-Größen ermöglicht, was höhere Verbindungsdichten und überlegene Integrationsfähigkeiten erlaubt.

Entwicklung der Halbleitergehäusetechnologien

Quelle: IDTechEx-Bericht „Advanced Semiconductor Packaging 2022-2032“

Betrachtet man die aktuelle Landschaft fortschrittlicher Halbleitergehäusetechnologien in der Branche, so dient der Server-CPU-Sektor als anschauliches Beispiel. Während die meisten modernen Server-CPUs auf monolithischen System-on-Chip (SoC)-Designs basieren, haben sich einige bemerkenswerte Entwicklungen ergeben. Im Jahr 2021 kündigte Intel seine Server-CPU der nächsten Generation, Sapphire Rapids, an, die einen neuartigen Ansatz verfolgt. Diese CPU der nächsten Generation wird als Modul aus vier Chips gefertigt, die über Intels Integrated Multi-Die Interconnect Bridge (EMIB) miteinander verbunden sind und somit eine fortschrittliche 2,5D-Halbleitergehäuselösung darstellen.

Gleichzeitig nutzt AMD die Vorteile fortschrittlicher 3D-Halbleiter-Packaging-Techniken, um die Leistung seiner Server-CPUs zu verbessern. Bei seiner neuesten Server-CPU, dem Milan-X (veröffentlicht im März 2022), setzt AMD auf eine 3D-Packaging-Strategie, bei der ein Cache-Die direkt auf dem Prozessor platziert wird. Laut AMD führt diese Innovation zu einer signifikanten Steigerung der Verbindungsdichte (über 200-fach) im Vergleich zu herkömmlichen 2D-Packaging-Verfahren. Diese Fortschritte beschränken sich nicht auf CPUs; auch in Rechenzentren werden fortschrittliche Halbleiter-Packaging-Technologien für andere Komponenten wie Beschleuniger eingesetzt. NVIDIA, ein wichtiger Akteur in diesem Bereich, verwendet seit 2016 die 2,5D-Packaging-Technologie von TSMC, bekannt als Chip on Wafer on Substrate (CoWoS), für seine High-End-GPU-Beschleuniger.

Eine Zukunft der fortschrittlichen Integration in den Bereichen Automobilindustrie und Hochleistungsrechnen (HPC)

In absehbarer Zukunft (innerhalb der nächsten 10–15 Jahre) wird der Automobilsektor, angetrieben durch steigende Rechenanforderungen und den Bedarf an hoher Bandbreite bei minimalem Stromverbrauch, eine ähnliche Entwicklung wie der Cloud- und High-Performance-Computing-Markt (HPC) durchlaufen. Diese Entwicklung beinhaltet die Integration verschiedener intellektueller Schutzrechte (IP) und Siliziumkomponenten auf Gehäuseebene, um wesentliche Funktionen und optimale Leistung zu erzielen. Im Bereich der Computerprozessoren für autonome Fahrzeuge (AV) wird die Gehäuselandschaft die Verschmelzung mehrerer Siliziumkomponenten in einem einzigen Gehäuse erleben, wodurch fortschrittliche 2,5D- und 3D-Verfahren zum Einsatz kommen.

Angesichts der steigenden Nachfrage nach Hochleistungsrechnern in Fahrzeugen und dem Bedarf an kontinuierlicher Leistungssteigerung wird sich die in Fahrzeugcomputern eingesetzte Technologie rasant weiterentwickeln. Strukturgrößen unter 3 nm, Chiplet-Designs, verstärkte Nutzung von KI-Beschleunigung, 2,5D-Packaging und sogar 3D-Packaging werden zum Standard für HPC in autonomen Fahrzeugtechnologien. Computer sind zwar schon seit Jahrzehnten in Autos verbaut, doch die zukünftigen Technologien werden das heutige Auto im Vergleich wie einen Festnetzanschluss in einer Welt der Smartphones erscheinen lassen.

Autoren: Dr. James Jeffs, Senior Technology Analyst bei IDTechEx und Dr. Yu-Han Chang, Senior Technology Analyst bei IDTechEx