La nouvelle version améliore l'environnement de conception de haut niveau du logiciel Quartus II, simplifiant davantage les tâches traditionnelles de développement matériel. Les utilisateurs peuvent ainsi optimiser leur productivité et tirer pleinement parti des nombreuses fonctionnalités offertes par les dispositifs Altera. Quartus II version 12.1 renforce sa prise en charge des flux de travail de conception de haut niveau grâce à l'intégration d'un kit de développement logiciel pour OpenCL™, ainsi qu'à des améliorations apportées à l'outil d'intégration système Qsys et à l'environnement de conception basé sur les modèles DSP Builder. Cette nouvelle version inclut également d'autres avancées, telles qu'un flux de travail de conception avec reconfiguration partielle, de nouveaux cœurs propriétaires et une prise en charge améliorée des FPGA et GPGA sur SoC 28 nm.
Accélération du développement système grâce aux outils de conception de haut niveau.
Parmi les outils de conception de haut niveau proposés par Altera figurent des outils d'introduction à la conception système basés sur le C, la propriété intellectuelle (IP) et les modèles. Ces outils améliorent et simplifient le développement des systèmes programmables avancés actuels, qui comprennent des cœurs de processeur, des blocs de traitement numérique du signal (DSP) et de multiples sous-systèmes IP. L'ajout d'un kit de développement logiciel (SDK) OpenCL permet aux développeurs système et aux programmeurs maîtrisant le C de développer rapidement et facilement des applications FPGA hautes performances et basse consommation à l'aide d'un langage de programmation ouvert de haut niveau. Le SDK OpenCL réduit la complexité de la conception matérielle et permet aux programmeurs logiciels compétents en C de travailler avec des FPGA.
Les améliorations apportées aux outils d'intégration système Qsys et DSP Builder d'Altera optimisent la productivité et les performances de la conception système. Qsys offre désormais une prise en charge améliorée des protocoles standard ARM® AXI3 et AXI4, tandis que DSP Builder prend en charge sept niveaux de précision en virgule flottante, dont la demi-précision, la simple précision et la double précision IEEE 754. Afin de simplifier davantage la conception système, la dernière version du logiciel Quartus II intègre un cœur IP Interlaken 100G pour les transferts de paquets haut débit entre puces et un nouveau cœur IP dédié au suivi vidéo, conçu pour les applications de traitement vidéo.
La version 12.1 du logiciel Quartus II est la première disponible dans le cadre du nouveau flux de conception à reconfiguration partielle pour les FPGA Stratix® V. La reconfiguration partielle offre la flexibilité de modifier à la volée les fonctionnalités principales du composant, tandis que les autres sections de la conception FPGA restent opérationnelles. Les concepteurs stockent différentes fonctions dans une mémoire externe et les chargent dans le FPGA selon les besoins, ce qui permet aux clients de réduire la taille du FPGA utilisé dans leur système et, par conséquent, de gagner de l'espace et de réduire la consommation d'énergie. La version 12.1 du logiciel Quartus II inclut également d'autres améliorations, notamment la prise en charge de nouveaux composants. Cette version prend en charge divers FPGA et FPGA sur SoC (FPGA-on-a-SoC) des technologies 28 nm Stratix V, Arria® V et Cyclone® V, y compris une prise en charge complète du FPGA Arria V GZ.
