L'introduzione di FIL arricchisce la già ampia gamma di opzioni di verifica HDL offerte da EDA Simulator Link per gli algoritmi creati in MATLAB e Simulink. La verifica basata su FPGA garantisce prestazioni di runtime significativamente superiori rispetto a quelle ottenibili con i simulatori HDL e aumenta la fiducia nel corretto funzionamento dell'algoritmo nel mondo reale.
Le caratteristiche principali del prodotto includono la possibilità di:
- Verificare le implementazioni HDL del codice MATLAB e dei modelli Simulink utilizzando schede di sviluppo FPGA per dispositivi di classe Spartan e Virtex, inclusa la scheda di sviluppo Virtex-6 ML605.
- Verificare le implementazioni HDL del codice MATLAB e dei modelli Simulink utilizzando la cosimulazione con Mentor Graphics ModelSim, Mentor Graphics Questa e Cadence Design Systems Incisive Enterprise Simulator.
- Generare componenti TLM 2.0 da utilizzare in ambienti di prototipazione virtuale in SystemC.
