Robuste und widerstandsfähige SiC-MOSFETs.
SiC-MOSFETs gelten als das kritischste Glied in der Stromversorgungskette. Daher müssen sie in verschiedenen Bereichen, in denen sie anfällig sind, Robustheit beweisen. Wie Silizium-MOSFETs sind auch sie von externen Defekten wie Verunreinigungen, Ladungszuständen und anderen Materialdefekten nahe dem Oxid-Halbleiter-Übergang betroffen, die verschiedene Arten von Geräteinstabilitäten und Degradationsmechanismen verursachen. Um diese Risiken zu eliminieren, müssen serienmäßige SiC-MOSFETs eine stabile Schwellenspannung, ein zuverlässiges Gate-Oxid, eine robuste intrinsische Strukturdiode und Lawinenbeständigkeit aufweisen. Jede dieser Eigenschaften muss durch Qualifizierungstests validiert werden, da Parameterstabilität und Lebensdauer je nach Hersteller stark variieren können.
Zur Überprüfung der Stabilität der Schwellenspannung (V_th) eines SiC-MOSFETs wird typischerweise eine positive (p-HTGB) und negative (n-HTGB) Gate-Vorspannung bei hohen Temperaturen angelegt, um eine statistisch signifikante Anzahl von Bauelementen zu belasten. Anschließend wird die V_th vor und nach dem Belastungstest verglichen. Beispielsweise wurden p-HTGB und n-HTGB auf separate Baugruppen von jeweils 64 1200-V-SiC-MOSFETs über 1000 Stunden angewendet. Die durchschnittliche Änderung der Schwellenspannung (Vth) betrug nach
p-HTGB +59,6 Millivolt und nach n-HTGB -22,8 Millivolt. Dank dieser Stabilität verfügen Entwickler über eine vorhersagbare Schwellenspannung, die ihnen fundiertere und langfristigere Designentscheidungen ermöglicht.

Hochzuverlässige Gate-Oxide sind in allen Anwendungen, insbesondere solchen mit langen Lebensdauern, von entscheidender Bedeutung. Um die Zuverlässigkeit des Gate-Oxids in SiC-MOSFETs zu bestimmen, wurden Load-to-Breakdown-Messungen (QBD) an drei 1200-V-SiC-MOSFET-Baugruppen durchgeführt. Alle beobachteten Ausfälle waren intrinsisch, was auf einen hohen Reifegrad des Prozesses hinweist. Ausfallraten (FIT) und mittlere Betriebsdauer zwischen Ausfällen (MTTF) wurden für eine größere Anzahl von Bauelementen, konkret 192, berechnet. Für p-HTGB betrugen diese Werte 20 bzw. 5618 Jahre; für n-HTGB lagen die Werte bei 93 bzw. 1233 Jahren. Diese Ergebnisse sind für Endanwender vielversprechend, da sie mit den von verschiedenen Herstellern veröffentlichten Berichten zum zeitabhängigen dielektrischen Durchbruch (TDDB) übereinstimmen.
Das Phänomen der bipolaren Degradation in SiC-pn-Übergängen wurde bereits umfassend untersucht. Tritt in einem SiC-MOSFET eine strukturelle Diodendegradation auf, so sind sowohl ein Anstieg des Vorwärtswiderstands als auch ein Spannungsabfall an der Diode während des Stromschaltens zu beobachten (erkennbar an einem fallenden Trend in der Ausgangskennlinie im dritten Quadranten). Glücklicherweise haben sich die Materialien für SiC-MOSFETs weiterentwickelt, und die Defektdichte in den bestehenden Kristallen hat sich in den Produktionsmaterialien verringert. Dennoch ist es notwendig, SiC-MOSFETs jedes Herstellers zu bewerten. Die Ohio State University verglich kürzlich die strukturelle Diodendegradation nach 100 Stunden Belastung bei maximalem Nennstrom (V_GS = -5 V) in 1200-V-SiC-MOSFETs verschiedener Hersteller und beobachtete deutliche Unterschiede im Vorwärtswiderstand nach der Belastungsphase. Nur Hersteller C zeigte keine Degradation (Abbildung 1). Ergänzende Daten aus dem dritten Quadranten derselben Bauelemente bestätigten das Vorhandensein (bzw. Nichtvorhandensein bei Hersteller C) einer strukturellen Diodendegradation.

Abbildung 1. Die Daten im dritten Quadranten zeigen, dass der SiC-MOSFET von Lieferant C als einziger keine strukturelle Diodendegradation aufwies. Quelle: Dr. Anant Agarwal und Dr. Minseok Kang, Ohio State University.

Ein weiterer wichtiger Parameter ist die Lawinenfestigkeit, die mittels ungeklemmter induktiver Schaltung (UIS) ermittelt wird. Der MOSFET wird im ausgeschalteten Zustand einer elektrischen Überlastung ausgesetzt, wodurch der Strom am Rand des Halbleiterchips eine Lawine erzeugt, da der MOS-Kanal nicht angereichert ist.
Dies unterscheidet sich von einem Kurzschlusswiderstandstest, bei dem der MOSFET eingeschaltet ist und der Strom gleichmäßiger über die aktive Fläche des Bauelements verteilt wird. Um reale Betriebsbedingungen besser zu simulieren, werden SiC-MOSFETs wiederholten UIS-Impulsen (R-UIS) ausgesetzt. Parameterstabilität und Oxidintegrität werden vor und nach 100.000 wiederholten Impulsen bei zwei Dritteln des Nennstroms (gemäß MIL-STD-750) verglichen. VBR, Vth und VF der Strukturdiode werden durch R-UIS nicht beeinflusst, was auf ihre ausgezeichnete Lawinenfestigkeit hinweist.

Leistungsgehäuse mit niedriger Induktivität:
Sobald das Vertrauen in SiC-MOSFETs gewonnen ist, ist ein optimiertes Leistungsgehäuse der nächste Baustein eines vollständigen SiC-Systems. Ein effektives Multi-Chip-Modulgehäuse sollte es Entwicklern ermöglichen, die Vorteile von SiC zu nutzen, anstatt sie einzuschränken.
Zahlreiche Anforderungen müssen berücksichtigt werden. Da der SiC-MOSFET-Halbleiterchip relativ klein ist, müssen viele davon parallel geschaltet werden, um einen niedrigen Einschaltwiderstand zu erzielen. Darüber hinaus müssen die parallel geschalteten MOSFET-Halbleiterchips synchron schalten und den Strom gleichmäßig verteilen. Dies erfordert Symmetrie und geringe Induktivität in den Halbleiterchip-Verbindungen.
Ein Beispiel hierfür ist das SP6LI-Gehäuse von Microchip, das der Leistungsschleife nur 2,9 nH parasitäre Induktivität hinzufügt, verglichen mit mehr als 20 nH bei Standard-Modulgehäusen. Die Induktivität der Leistungsschleife wird durch die Ausführung der DC-Zwischenkreisverbindungen auf in einer flachen Linie angeordneten Sammelschienen reduziert. Die Substratanschlüsse sind symmetrisch verteilt und befinden sich so nah wie möglich am Halbleiterchip. Für die Gate-Source-Schleife werden an den Schaltpositionen der High- und Low-Side auf dem Halbleiterchip für jeden verfügbaren Steckplatz unabhängige Gate-Widerstände in Reihe geschaltet, um Timing und Stromverteilung zu optimieren. Die unabhängigen Gate-Widerstände reduzieren die parasitäre Induktivität in der Gate-Source-Schleife, schützen vor katastrophalem Auslösen und minimieren die Schaltverluste.

Intelligente und flexible Gate-Treibertechnologie:
Ein drittes Element, das für ein vollständiges SiC-System erforderlich ist, ist die Steuerung. Die schnelle Schaltfähigkeit von SiC-MOSFETs birgt das Risiko von Systemausfällen durch elektromagnetische Störungen (EMI) und Spannungsspitzen in nicht optimierten Systemen. Daher ist eine neue Gate-Treibertechnologie erforderlich, die es dem Entwickler ermöglicht, die Schaltdynamik zu steuern und ein optimales Gleichgewicht zu erzielen. Darüber hinaus muss der Gate-Treiber Signalspitzen schnell erkennen und darauf reagieren, da SiC-MOSFETs im Vergleich zu den meisten Silizium-IGBTs eine kürzere Lebensdauer aufweisen.
Ein patentiertes Verfahren namens „Augmented Switching“ ermöglicht es modernsten digitalen Gate-Treiberlösungen, bei einer vom Benutzer definierten Zwischenspannung V_GS für eine gewünschte Dauer zu pausieren, um die Miller-Kapazität zu entladen, bevor auf V_{GS OFF} umgeschaltet wird (siehe Abbildung 2). Dies steht im Gegensatz zu herkömmlichen Methoden, die V_GS direkt von EIN auf AUS schalten und dem Entwickler somit keine Möglichkeit bieten, andere, weniger vermeidbare Systemprobleme wie die parasitäre Induktivität im Lastanschlusskabel zu umgehen. Tatsächlich lässt sich ein außergewöhnliches Gleichgewicht zwischen Überspannungsschutz und Effizienz durch kleine Modifikationen des erweiterten Schaltprofils (VGS-Pegel und Verweilzeit) erreichen.

Abbildung 2: Ein digitaler Gate-Treiber, der die Methode des erweiterten Schaltens nutzt, erleichtert die Identifizierung optimaler Designpunkte und deren Bewertung erheblich.

Abbildung 3 zeigt Abschaltkurven mit zwei optimierten Schaltprofilen und einem 1200-V-SiC-MOSFET-Modul im D3-Gehäuse (106 mm × 62 mm × 31 mm). Es ist ersichtlich, dass die Wahl einer niedrigeren Zwischenspannung VGS die Schaltverluste reduziert, wenn Effizienz Priorität hat, während eine höhere VGS die VDS-Spitzen dämpft und die Schwingungen aller drei Kurvenformen glättet. Dank des mitgelieferten Software-Konfigurationstools lassen sich die Gate-Treiber-Einstellungen in jeder Entwicklungsphase präzise per Mausklick konfigurieren – im Gegensatz zum stundenlangen Löten.

Abbildung 3: Abschaltkurven, die den Effekt des optimierten Schaltens auf ein SiC-MOSFET-Modul zeigen.
Digitale Gate-Treiber können zudem die Intelligenz erhöhen. Beispielsweise können sie im Fehlerfall ein völlig anderes Abschaltprofil bereitstellen und so einen sichereren Betrieb gewährleisten. Die Integration verbesserter Schaltmethoden zum Kurzschlussschutz unterstreicht die Bedeutung niedriger Gate-Widerstände (Rg) und ermöglicht einen sanfteren, kontrollierteren Übergang des MOSFETs in den Aus-Zustand mit geringerer Wahrscheinlichkeit eines Lawinendurchbruchs. Zu den weiteren konfigurierbaren Funktionen gehören Echtzeit-Diagnosemessungen wie die Überwachung der Zwischenkreisspannung und der Temperatur.
Mit der Weiterentwicklung der Leistungselektronik von Silizium-IGBTs hin zu SiC-MOSFETs steigt die Abhängigkeit von Komponentenlieferanten, die die kritischen Elemente für vollständige Systemlösungen bereitstellen. Dies führt zu einem robusten SiC-MOSFET, einem induktivitätsarmen Leistungsgehäuse und einer neuen Generation intelligenter Gate-Treiber für einfache Optimierung. All dies ist essenziell für die Optimierung des SiC-Designs von der ersten Evaluierung bis zum Feldeinsatz.

Autor: Kevin Speer, Microchip Technology