Toshiba Electronics Europe wird die Entwicklung der nächsten Generation seiner Deep Trench Superjunction (SJ) Halbleitertechnologie für hocheffiziente Leistungs-MOSFETs ankündigen.Geräte, die auf dem neuen DTMOS V-Prozess basieren, arbeiten mit geringerem EMI-Rauschen und reduziertem Einschaltwiderstand (RDS(ON)) im Vergleich zu den früheren DTMOS IV-MOSFETs.
Ähnlich der vorherigen DTMOS-IV-Halbleitertechnologie basiert DTMOS V auf einem einzigartigen Epitaxieverfahren, das aus einem Tiefenätzprozess und anschließendem P-leitendem Epitaxiewachstum besteht. Der Tiefenätzprozess ermöglicht im Vergleich zu herkömmlichen planaren Prozessen engere Zellabstände und niedrigere RDS(ON)-Werte. Das Tiefenätzverfahren von Toshiba ermöglicht verbesserte RDS(ON)-Temperaturkoeffizienten für MOSFETs im Vergleich zu herkömmlichen Superjunction-MOSFETs, die mit dem mehrfachen Epitaxieverfahren hergestellt werden.
Mit DTMOS V konnte Toshiba den RDS(ON) des TK290P60Y DPAK im Vergleich zum niedrigeren RDS(ON) des TK12P60W DTMOS IV MOSFET um bis zu 17 % reduzieren. Das Unternehmen hat zudem das Verhältnis zwischen Schaltverhalten und elektromagnetischen Störungen weiter optimiert.
DTMOS-V-MOSFETs vereinfachen das Design und verbessern die Leistung in Leistungswandlungsanwendungen, darunter Schaltnetzteile, PFC-Systeme (Leistungsfaktorkorrektur), LED-Beleuchtung und andere AC/DC-Anwendungen. Die ersten MOSFETs der fünften Generation sind für 600 V und 650 V erhältlich und werden in den Gehäusen DPAK (TO-252) und TO-220SIS (mit intelligenter Isolation) angeboten. Die höchsten Einschaltwiderstände liegen zwischen 0,29 Ω und 0,56 Ω.
