Renesas a utilisé son processeur silicium propriétaire 65 nm intégré dans un boîtier mince (SOTB, Note 1) pour le développement de prototypes de SRAM embarqués. Ce prototype de SRAM atteint simultanément une vitesse de lecture élevée de 1,8 ns en fonctionnement et une consommation d'énergie ultra-faible de 13,7 nW/Mbit en veille. Grâce à une commande dynamique de la polarisation du substrat, tirant parti de la structure SOTB, cette SRAM affiche la plus faible consommation d'énergie en veille du marché (Note 2), soit mille fois moins que la consommation nominale.
Dans le marché en pleine expansion de l'Internet des objets (IoT), toutes les applications seront connectées sans fil. Il existe donc une forte demande pour un fonctionnement sans batterie, utilisant des sources d'énergie naturelles comme la lumière, les vibrations ou la chaleur, et consommant moins d'énergie pour une autonomie accrue. De plus, une autonomie prolongée éliminera le besoin de remplacer les batteries, rendant les applications sans maintenance.
Dans le même temps, la miniaturisation des produits finaux est essentielle au développement des applications IoT. Réduire la consommation énergétique des ASSP d'au moins un ordre de grandeur permettrait cette miniaturisation, car elle diminue la capacité de la batterie actuellement utilisée. Afin de réduire la consommation énergétique des ASSP pour l'IoT, une technique consiste à faire fonctionner l'application de manière intermittente, généralement en mode veille, et à ne passer en mode actif que lorsque le traitement des données est nécessaire. Plus précisément, la procédure la plus courante pour réduire la consommation énergétique en mode veille consiste à couper l'alimentation du circuit après avoir enregistré les données nécessaires, soit sur un périphérique externe, soit dans une mémoire non volatile interne. Bien que cette méthode soit efficace lorsque les temps de veille sont relativement longs, dans les systèmes qui alternent fréquemment entre les modes actif et veille, l'enregistrement des données dans une mémoire non volatile et l'opération de réinitialisation subséquente représentent une surcharge importante. Il existe même des cas où, à l'inverse, cela augmente la consommation énergétique.
Cette nouvelle technologie utilise une méthode qui réduit la consommation d'énergie de la mémoire SRAM intégrée en mode veille. Cela permet un fonctionnement intermittent fréquent sans augmentation de la consommation d'énergie, éliminant ainsi le besoin de stocker des données dans une mémoire non volatile et améliorant l'efficacité énergétique.
Les précédents travaux de Renesas sur les SRAM embarquées comprennent un prototype de SRAM embarquée à structure HKMG (grille métallique à constante diélectrique élevée) de 28 nm et une SRAM embarquée haute performance à structure FinFET (transistor à effet de champ à ailettes) de 16 nm, toutes deux exploitant des technologies de pointe. Ces technologies de SRAM embarquée ont été intégrées au système d'infodivertissement automobile (SoC) R-Car de Renesas. Renesas a développé une technologie de circuit qui contrôle dynamiquement la polarisation du substrat grâce à la technologie SOTB, permettant ainsi de réduire le courant de fuite au repos à environ un millième de la consommation en mode veille.
Principales caractéristiques de la nouvelle technologie SRAM intégrée :
1) Elle atteint la plus faible consommation en veille du secteur (13,7 nW/Mbit) ainsi qu'une vitesse de lecture élevée de 1,84 ns grâce à la commande de polarisation du substrat exploitant la structure SOTB
Récemment, la miniaturisation des procédés de fabrication des semi-conducteurs et les difficultés liées à la réduction de la tension d'alimentation ont engendré des problèmes, tels qu'une augmentation du courant de fuite due à la faible tension de seuil des composants semi-conducteurs et une dégradation de la limite inférieure de tension de fonctionnement liée à l'accroissement des variations entre ces composants. Ces problèmes se traduisent par une consommation d'énergie plus élevée en veille et en fonctionnement, l'impossibilité de réduire les tensions de fonctionnement rendant difficile la diminution de la consommation énergétique.
Pour résoudre ce problème, Renesas a adopté sa technologie de procédé SOTB développée en interne, qui supprime efficacement les variations entre les éléments du dispositif et améliore le rapport courant d'activation/désactivation. L'entreprise a également prototypé une SRAM embarquée grâce à cette nouvelle technologie. La technologie SOTB diffère de la structure de transistor planaire formée sur le substrat de silicium des procédés précédents, car un film d'oxyde (oxyde enterré) est enfoui sous une fine couche de silicium sur le substrat. Cette technologie permet la réalisation de transistors à canal sans dopant, ne nécessitant pas de dopage de la couche mince de silicium. Grâce à cette structure à canal sans dopant, les variations des caractéristiques de seuil du transistor sont réduites à environ un tiers de celles des transistors à structure planaire. Cette réduction des variations a un effet similaire à celui de la structure FinFET adoptée dans la dernière génération de SoC. La réduction des variations de performance des transistors permet un fonctionnement stable à de faibles tensions, autour de 0,5 V. De plus, l'utilisation d'une fine couche BOX dans la technologie SOTB permet de modifier significativement les caractéristiques de seuil des transistors en contrôlant le potentiel du substrat de silicium sous la couche BOX. Cette fonctionnalité était impossible à obtenir avec les précédentes structures planaires ou FinFET. Grâce à elle, Renesas intègre un régulateur qui contrôle dynamiquement la polarisation du substrat de la SRAM intégrée. Ce régulateur permet de sélectionner l'un des trois modes de fonctionnement (normal, basse consommation et haute vitesse) ou le mode veille, selon la polarisation appliquée au substrat.
Renesas a confirmé, grâce à ce régulateur, que lors de calculs intensifs, le passage du mode normal au mode haute vitesse (c'est-à-dire le passage d'une polarisation nulle à une polarisation directe du substrat) réduit le temps d'accès en lecture de 4,58 ns à 1,84 ns, soit une vitesse 2,5 fois supérieure à celle du mode normal. À l'inverse, en mode veille, l'application d'une polarisation inverse au substrat réduit le courant de fuite d'un facteur 100 à 13,7 nW/Mbit, soit mille fois la consommation en veille.
2) Lorsque la polarisation du substrat et le signal sont contrôlés dynamiquement en fonction de la charge de calcul, un fonctionnement à haute vitesse et une faible consommation d'énergie peuvent être obtenus selon le mode de fonctionnement. Un fonctionnement stable doit être garanti quelles que soient les conditions de polarisation. Même si l'adoption de la structure SOTB réduit les variations des caractéristiques des SRAM embarquées par rapport aux dispositifs planaires à structure globale précédents, ces variations ne peuvent être totalement éliminées. Il est donc important de prévoir des marges de conception suffisantes pour que la cellule mémoire présentant la plus grande variation puisse fonctionner. Dans les ASSP pour applications IoT, il arrive fréquemment que plusieurs macros SRAM soient disposées sur la puce. La marge de conception requise pour chaque macro SRAM varie selon la probabilité que la cellule mémoire présentant la plus grande variation soit incluse dans la macro. Généralement, les mêmes marges de conception dans le pire des cas étaient attribuées à chaque macro afin de garantir un fonctionnement fiable dans le pire des cas pour toutes les macros de la puce. Cependant, cela impliquait toujours l'existence de marges excessives pour certaines macros.
Pour remédier à cette situation, Renesas a proposé une méthode de circuit de réplication permettant d'optimiser finement la largeur d'impulsion de lecture (Note 3) afin d'éliminer les marges de conception excessives. Ceci permet de réduire la consommation d'énergie active jusqu'à 20 % lors des opérations de lecture.
La SRAM embarquée basse consommation offre à la fois une faible consommation en veille et une vitesse de fonctionnement accrue, deux performances difficiles à atteindre malgré la miniaturisation continue des procédés de fabrication des semi-conducteurs. En permettant aux ASSP d'intégrer une SRAM embarquée à structure SOTB, Renesas entend faciliter la récupération d'énergie et contribuer au développement d'applications IoT sans maintenance, ne nécessitant aucun remplacement de batterie. De plus, en intégrant une SRAM embarquée dans les ASSP basse consommation fabriqués selon le procédé SOTB 65 nm, Renesas ambitionne de contribuer davantage à la construction d'une société plus intelligente.
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Remarque 1 : ENCADRÉ : rouille enfouie
Remarque 2 : Au 8 juin 2017, selon une étude de Renesas
Remarque 3 : En petites unités macro
