La prima svolta è stata l'integrazione a livello di package, seguita dall'integrazione a livello di wafer, che offre una densità di connessione almeno dieci volte superiore, un ingombro ridotto adatto ad applicazioni in cui le dimensioni sono un fattore critico e prestazioni superiori.
L'integrazione a livello di wafer comprende tecnologie di packaging per circuiti integrati come fan-on, fan-on-core, high-density fan-on, 2.5D e 3D. Tuttavia, solo le tecnologie di packaging per semiconduttori con un bump pitch inferiore a 100 µm sono considerate "avanzate". Ciò include le tecnologie di packaging per circuiti integrati ad alta densità, 2.5D e 3D.
La transizione dall'integrazione ibrida 2.5D all'integrazione verticale 3D completa è cruciale per le future applicazioni incentrate sui dati, e questo articolo si concentrerà su questa transizione.
La principale sfida nella transizione dal 2.5D al 3D è la riduzione della dimensione del passo dei bump. In un package IC 2.5D, la dimensione del passo dei bump varia da 25 µm a 40 µm, a seconda del materiale dello strato intermedio. Tuttavia, per un package impilabile 3D, la dimensione del passo dei bump deve essere ridotta a una singola cifra di µm o addirittura al di sotto di 1 µm. TSMC ha riportato che il passo dei bump per l'impilamento di chip N7/N6 è di 9 µm e di 6 µm per l'impilamento di chip N5. Si prevede che si ridurrà a 4,5 µm per l'impilamento di chip N3 e continuerà a diminuire nelle future generazioni di circuiti integrati. L'impilamento di due chip con un piccolo passo dei bump rappresenta una sfida significativa, poiché è necessario ottenere un allineamento di alta precisione dei materiali dielettrici di giunzione, soprattutto a basse temperature. Inoltre, è necessario un controllo adeguato dei materiali di riempimento in rame per evitare fuoriuscite durante il processo di incollaggio. Inoltre, la gestione termica diventa fondamentale per i package con piccole protuberanze, rendendo necessari design che consentano un migliore trasferimento di calore e potenziali tecnologie di raffreddamento a liquido.
I motori della crescita
IDTechEx ha identificato quattro principali aree di applicazione per i package di semiconduttori avanzati: calcolo ad alte prestazioni (HPC)/applicazioni per data center, reti di comunicazione, veicoli autonomi ed elettronica di consumo. La crescente domanda di elaborazione dati è il principale motore di crescita in queste aree applicative. Tuttavia, ogni applicazione ha requisiti specifici che richiedono diverse tecnologie di packaging di semiconduttori avanzati.
Per le applicazioni HPC e i data center, la priorità è fornire una capacità di elaborazione dati superiore, il che rende le tecnologie 2.5DIC che utilizzano interpolatori o ponti di silicio l'opzione preferita, nonostante il loro costo più elevato. Al contrario, l'elettronica di consumo, come smartphone e smartwatch, si concentra sulla miniaturizzazione e sul costo, quindi le tecnologie di packaging a base organica sono la prima scelta.
Nelle comunicazioni 5G e successive, la sfida principale è rappresentata dalla perdita di trasmissione. Pertanto, vengono utilizzate tecnologie di packaging avanzate per avvicinare l'antenna al chip IC RF e minimizzare la perdita di trasmissione. L'"antenna-in-package (AiP)" è attualmente l'opzione più valida per il 5G mmWave, mentre l'"antenna-on-chip/wafer (AoP)" continua ad essere oggetto di intenso sviluppo per ridurre i costi.
Per i futuri veicoli autonomi, l'integrazione eterogenea di CPU e altri componenti, come HBM e sistemi di alimentazione affidabili, creerà nuove opportunità per il packaging avanzato dei semiconduttori e per l'innovazione.
L'espansione dell'elaborazione dati è il fattore unificante nella crescita di tutte queste applicazioni. Tuttavia, poiché i requisiti di ciascun ambito applicativo differiscono, vengono utilizzate tecnologie avanzate di confezionamento dei semiconduttori per soddisfare esigenze specifiche.
Autore: Yu-Han Chang, analista tecnologico presso IDTechEx
