Nell'era dei veicoli definiti dal software (SDV), i sistemi su chip (SoC) per il settore automobilistico richiedono prestazioni elevate per eseguire simultaneamente più applicazioni e devono offrire scalabilità tramite chiplet, oltre a soddisfare i requisiti di sicurezza funzionale. Con l'aumento delle dimensioni e della complessità dei SoC multidominio per il calcolo di base, mantenere la qualità di livello automobilistico diventa sempre più difficile. L'aumento delle prestazioni comporta anche un maggiore consumo energetico, rendendo cruciali i miglioramenti in termini di efficienza energetica e sicurezza. Per rispondere a queste esigenze, Renesas ha sviluppato le seguenti tecnologie:
Renesas ha sviluppato una nuova
architettura proprietaria per chiplet
Poiché le interfacce UCIe convenzionali non consentono la trasmissione di RegionID tra i die, Renesas ha sviluppato un metodo per mappare questi identificatori nello spazio degli indirizzi fisici, codificarli nella regione UCIe e trasmetterli. Ciò consente un controllo degli accessi sicuro da parte della MMU e dei core in tempo reale, soddisfacendo i requisiti di sicurezza funzionale tra i chiplet. Inoltre, è stata confermata una velocità di trasmissione di 51,2 GB/s, vicina al limite superiore del trasferimento intra-SoC, garantendo scalabilità e sicurezza nei SoC automotive ad alte prestazioni.
Funzionalità AI avanzate e qualità di livello automotive:
Renesas ha progettato un SoC a 3 nm che migliora le prestazioni delle NPU (Neural Processing Unit) mantenendo al contempo una qualità di livello automotive. Le dimensioni delle NPU sono aumentate fino a 1,5 volte rispetto alle generazioni precedenti, il che incrementa la latenza del clock. Per ovviare a questo problema, Renesas ha riprogettato l'architettura del clock suddividendo i generatori di impulsi (CPG) in mini-CPG (mCPG) a livello di sub-modulo, riducendo significativamente la latenza.
Per garantire zero difetti nelle applicazioni automotive, l'azienda ha integrato circuiti di test nell'architettura gerarchica dei CPG e ha unificato il percorso del segnale per i clock utente e di test. In modalità di test, i mCPG superiori e inferiori sono sincronizzati sotto un'unica sorgente di clock, consentendo una regolazione di fase unificata e garantendo un'elevata affidabilità anche in SoC di grandi dimensioni.
avanzata
di power gating con oltre 90 domini di potenza, che consente un controllo preciso da milliwatt a decine di watt. Inoltre, ha suddiviso gli interruttori di potenza (PSW) in tipi ad anello e a riga per ridurre le cadute di tensione (caduta IR), ottenendo una riduzione di circa il 13% rispetto ai design convenzionali.
Per essere conforme allo standard ASIL D, la configurazione dual-core lock-step (DCLS) controlla i core master e di verifica con interruttori e controller indipendenti. In caso di guasto di uno di essi, il sistema rileva l'errore tramite il funzionamento lock-step. Sono stati aggiunti il monitoraggio loopback di ciascun PSW e un voltmetro digitale termicamente resistente (DVMON), migliorando la tolleranza all'invecchiamento di 1,4 mV.
Queste tecnologie vengono applicate nella Renesas R-Car X5H per le centraline elettroniche multidominio. Con la R-Car X5H, i produttori possono accelerare l'evoluzione dei veicoli a guida autonoma garantendo la sicurezza e abilitando la guida autonoma, i cockpit digitali e altro ancora.
