Das Design beinhaltet zudem eine variable Dotierung (VLD) in Kombination mit SIPOS-, SiN- und Polyimid-Passivierung, um die Anschlussfläche zu minimieren und gleichzeitig die ideale Durchbruchspannung in der parallelen Ebene zu erreichen. Diese schnellen Erholungsdioden (FRDs) sind speziell für moderne Hochgeschwindigkeits-IGBT-Anwendungen konzipiert und zielen darauf ab, Schwingungen, Spannungsspitzen und elektromagnetische Störungen (EMI) zu reduzieren und gleichzeitig ein gleichmäßiges Sperrverhalten und geringe Verluste zu gewährleisten.

Neuartige Kathodenstrukturen wurden kürzlich als effektivster Ansatz für ein gleichmäßiges Erholungsverhalten bei Hochspannungsdioden vorgeschlagen. Um einen großen sicheren Arbeitsbereich (SOA) zu gewährleisten, müssen die Dioden zudem frei von Designschwächen sowohl in den aktiven Bereichen als auch am Chiprand sein [1–14]. Die nächste Generation von Hochspannungsdioden muss eine hohe dynamische Robustheit aufweisen und ein sicheres Abschalten unter Hochspannungs- und hohen di/dt-Testbedingungen ermöglichen. Eine Erhöhung der Dicke der N-Driftschicht ist eine mögliche Lösung, führt jedoch zu höheren Gesamtverlusten. Obwohl bestehende Diodentechnologien vielversprechende Ergebnisse hinsichtlich gleichmäßiger Erholung und SOA bieten, stoßen sie bei der Durchlassspannung (Vf), den Gesamtverlusten, dem gleichmäßigen Erholungsverhalten und dem SOA an ihre Grenzen. Die Überwindung dieser Einschränkungen ist entscheidend, um ihr volles Potenzial auszuschöpfen. Daher ist die Entwicklung von Hochspannungsdioden der nächsten Generation, die die hohe Leistungsfähigkeit schnell schaltender IGBTs mit geringen Verlusten kombinieren, für die Gesamteffizienz des Systems von entscheidender Bedeutung. Diese Arbeit präsentiert eine praxisorientierte Analyse konventioneller und neu vorgeschlagener Kathodenstrukturen. Der vorgeschlagene Entwurf zeigt vielversprechende Ergebnisse für zukünftige Hochspannungsdioden.

Struktur.
Abbildung 1 zeigt einen vereinfachten Querschnitt der vorgeschlagenen VLD-Struktur (Variation Side Doping), die eine eingebettete Bor-Schicht innerhalb der N-Pufferschicht aufweist. Die Struktur ist vollständig mit der IGBT-Prozesstechnologie kompatibel. Um die Übereinstimmung mit den Prozessbedingungen zu gewährleisten, wurde die Struktur direkt mit DIOS definiert und anschließend mit der TCAD-Software [15] simuliert. Besonderes Augenmerk wurde auf eine gute Übereinstimmung zwischen den gemessenen und simulierten Ausbreitungswiderstandsprofilen gelegt. Da SIPOS (halbisolierendes polykristallines Silizium) eine Halbleiterschicht ist und sich in Simulationswerkzeugen für die Durchbruchspannung nur schwer implementieren lässt, wurde für die Optimierung der VLD-Struktur die Annahme der Ladungsfreiheit getroffen. Eine Wasserstoff-Pufferschicht und eine eingebettete P-Schicht wurden integriert, um eine reibungslose Erholung zu ermöglichen und die SOA-Fähigkeit unter starken Schaltbedingungen zu verbessern. Zur Reduzierung des Leckstroms im heißen Zustand wurde ausschließlich Elektronenbestrahlung (c) eingesetzt, während die Bor-Dosis an der Anode die Lochinjektionseffizienz in der Driftzone steuert.

Abb. 1. Querschnitt einer vorgeschlagenen FRD-Struktur.

Die VLD-Terminierung basiert auf der Implantation durch kleine Öffnungen im Oxid mittels einer Fotolackmaske und anschließender Injektion, um ein kontrolliertes Dotierungsprofil zu erzielen (siehe Abb. 1). Der Hauptvorteil der VLD-Terminierung liegt in der Reduzierung der Terminierungsfläche, da sich die Verarmungszone vollständig bis zur Oberfläche erstreckt und das Potenzial mit dem Substrat teilt. Bei gegebener Chipgröße kann die Anodenfläche vergrößert werden, um die Durchlassspannung (Vf) zu reduzieren und den Stoßstrom zu erhöhen. Die Struktur reagiert jedoch empfindlich auf Oberflächenladungen und erfordert daher eine gute Passivierung, beispielsweise mit SIPOS oder DLC, um eine stabile Durchbruchspannung zu erreichen oder Zuverlässigkeitstests zu bestehen. Die verwendeten IGBT-Module sind die GD1000MPA140L8S und GD1000MNA140L8S, 1000-A- und 1400-V-Module mit drei parallelgeschalteten FRDs.

Schaltverhaltensanalyse.
Um das Schaltverhalten unter Sperrspannung zu untersuchen, wurde ein praktischer Sperrverzögerungstest mit den beiden in Abb. 2 dargestellten Strukturtypen durchgeführt: mit und ohne vergrabener Borschicht bzw. kontrollierter Lochinjektion auf der Rückseite (CIBH). Die Bauelemente sind VLD-terminiert, wodurch eine statische Durchbruchspannung zwischen 1550 und 1600 V erreicht werden kann. Aufgrund des Durchbruchs an der Borinsel und dem N+-Übergang im Kathodenbereich ist der Leckstrom der CIBH-Diode höher als der von herkömmlichen Dioden. Da mehrere Dioden in einem Modul parallel geschaltet sind, muss dieser Leckstrom reduziert werden. Die Lawinenentladung an diesem Übergang wird durch Optimierung der Bordosierung und des Verhältnisses zwischen den P- und N-Pufferschichten angepasst, um einen signifikanten Anstieg des Leckstroms zu vermeiden.

MIT CIBH

OHNE CIBH

Abb. 2. Schematische Darstellung eines FRD mit und ohne CIBH während der Trennung.

Abbildung 3 zeigt die Schwellenspannung (Vf) der Dioden mit und ohne CIBH bei 25 °C und 150 °C. Die Messergebnisse zeigen, dass beide eine ähnliche Schwellenspannung aufweisen: 2,45 V bei Raumtemperatur bzw. 2,8 V bei 150 °C. Im leitenden Zustand ist die gesamte Driftzone mit freien Ladungsträgern gefüllt, während in der CIBH-Diode die Borbereiche parallel zueinander verlaufen, wodurch die Schwellenspannung nicht wesentlich beeinflusst wird (maximale Reduktion der Schwellenspannung: 0,1 V).

Abb. 3. Gleichspannungsabfall bei Raumtemperatur und 150 °C.

Abbildung 4 zeigt die Schalt- und Erholungskurven des in Abbildung 2 dargestellten Bauelements. Die Bauelemente wurden bei Raumtemperatur mit einer Vorspannung von 800 V, 4600 A/µs, 1200 A und 95 nH und einem Gate-Widerstand von 10 Ω geschaltet. Beide Bauelemente, mit und ohne CIBH, zeigen eine gleichmäßige Erholung.

Abb. 4. Schaltwellenform bei einem Gate-Widerstand von 10 Ω, mit und ohne CIBH, bei 25 °C und 1200 A.

Tabelle 1. Schaltverluste bei Raumtemperatur mit einem Gate-Widerstand von 10 Ω.

Mit sinkendem Gatewiderstand auf 6,8 Ω steigen die Verluste (siehe Tabelle 2), und die Stromänderungsgeschwindigkeit (di/dt) erreicht 7200 A/µs. Während der Sperrverzögerung zeigt die Referenzdiode Spannungsoszillationen (siehe Abbildung 5). Mit sinkendem Gatewiderstand erhöht sich die di/dt-Schaltgeschwindigkeit. Da sich weniger Löcher im Basisbereich befinden, sind die resultierenden Oszillationen an den Spitzenspannungen (Vrp) deutlich sichtbar. Die Verwendung einer bordotierten CIBH-Schicht auf der Kathodenseite verbessert die Glätte, da die eingebetteten p-dotierten Bereiche Löcher in den Basisbereich injizieren. Außerdem sinkt der Widerstand Irrm, und die Spannungsüberschwingung wird reduziert.

Abb. 5. Schaltwellenform bei einem Gate-Widerstand von 6,8 Ω, mit und ohne CIBH, bei 25 °C.

Tabelle 2. Schaltverluste bei Raumtemperatur mit einem Gate-Widerstand von 6,8 Ω bei 1200 A.

Während der Sperrverzögerung baut sich auf der Kathodenseite der Diode zwischen den NN+-Übergängen ein elektrisches Feld auf. Dieses Feld wird durch das Injizieren von Löchern in die CIBH-Diode reduziert. Dieser Prozess führt zu einem ruhigeren Betrieb, da sich die Sperrverzögerungszeit (trr) von 217 ns auf 240 ns erhöht, die Spannungsspitze unterhalb der Durchbruchspannung der Diode bleibt und die Robustheit verbessert wird.

Um das Schaltverhalten bei niedrigen Strömen zu überprüfen, wurden die Bauelemente in einem 1000-A-Modul mit einem anfänglichen Vorwärtsstrom von 20 A und 100 A abgeschaltet, wobei der Gate-Widerstand konstant bei 6,8 Ω und die Modulinduktivität bei 95 nH gehalten wurden. Da die Testbedingungen bei niedrigen Strömen ein besseres Verständnis der Schaltergebnisse ermöglichen, sind die Schaltdiagramme bei 20 A und 150 °C in Abbildung 6 dargestellt. Die Wellenform zeigt deutlich, dass die Bauelemente ohne vergrabene P-Schichten ein ruckartiges Verhalten aufweisen, und Tabelle 3 zeigt deutlich, dass die Spannungsüberschwingung (V_pk) deutlich höher ist als diejenige mit vergrabener P-Schicht. Eine Erhöhung der Borkonzentration in der vergrabenen Schicht trägt zur weiteren Reduzierung der Oszillationen bei; sie erhöht jedoch die Vorwärtsspannung (V_f) und den Leckstrom. Es muss ein geeignetes Gleichgewicht zwischen einem akzeptabel schnellen und einem vollständig gleichmäßigen Schaltverhalten unter Berücksichtigung der statischen Verluste gefunden werden.

Die verbesserte und gleichmäßigere Erholung ermöglicht den Betrieb der Diode bei höheren di/dt-Werten und Stromdichten ohne Ausfall. Um die RRSOA-Fähigkeit eines Moduls zu überprüfen, wurden die Bauelemente mit 2500 A (2,5-facher Nennstrom) und einer Vorspannung von 800 V bei einem Gate-Widerstand von 6,8 Ω geschaltet. Alle Modulproben bestanden denselben Test bei Raumtemperatur und bei 150 °C.

Abb. 6. Schaltwellenform bei einem Gate-Widerstand von 6,8 Ω, mit und ohne CIBH, bei 25 °C und 20 A.

Tabelle 3. Schaltverluste bei Raumtemperatur mit einem Gate-Widerstand von 6,8 Ω bei 20 A.

Zuverlässigkeit:
Die VLD-Terminierung dient der Erzielung der höchstmöglichen Durchbruchspannung. Im Lawinenbetrieb ist die VLD-Durchbruchspannung vollständig an der Oberfläche abgereichert; daher wird eine SIPOS-Passivierung eingesetzt, um eine stabile Durchbruchspannung zu gewährleisten. Aufgrund seiner geringen Leitfähigkeit wird SIPOS direkt auf die Siliziumoberfläche abgeschieden. Unerwünschte Ladungen, wie z. B. ionische Verunreinigungen, Grenzflächenladungen oder eingeschlossene Ladungen, die die elektrische Feldverteilung verändern könnten, werden durch mobile Ladungsträger innerhalb des SIPOS kompensiert. Die LPCVD-Anlage deponiert 0,2 µm SIPOS mit SIN-Passivierung. Die Leitfähigkeit des SIPOS wird während der Abscheidung präzise über den Sauerstoffgehalt eingestellt.

Vor dem offiziellen Produktionsstart wurden die Bauteile umfassenden Qualifizierungstests unterzogen. Die wichtigsten Zuverlässigkeitstests zur Prüfung der elektrischen Stabilität der Chips sind der Hochtemperatur-Sperrspannungstest (HTRB) und der Feuchtigkeitstest. Der HTRB-Test überprüft die Fähigkeit der Bauteile, Sperrspannung bei der maximalen Umgebungstemperatur, für die sie ausgelegt sind, zu widerstehen. Der HTRB-Test wurde bei 80 % der Nennspannung und 150 °C durchgeführt. Durchbruchspannung und Leckstrom wurden vor Testbeginn gemessen. 156 1400-V-Chips wurden im C6-Gehäuse montiert. Der Test dauerte bis zu 1000 Stunden, wobei alle 8 Stunden Messwerte erfasst wurden. Die Messungen vor und nach dem Test zeigten keinen Anstieg des Leckstroms.

Der Feuchtigkeitstest überprüft die Beständigkeit von Gehäuse und Chip gegenüber Feuchtigkeit. Die Probe wird in eine Klimakammer gegeben. Anschließend werden die relative Luftfeuchtigkeit auf 85 % und die Temperatur auf 85 °C erhöht. Die Bauteileigenschaften werden vor Testbeginn gemessen. Nach einer dreistündigen Abkühlphase erfolgt eine erneute Messung. Die Messungen vor und nach dem Test zeigen keinen Anstieg des Leckstroms.

Autoren: JV Subhas Chandra Bose, Hua Shen, Fu Yong, Rebecca Li und Bruce Chen, StarPower Europe AG

Abschluss

Simulationsanalysen und praktische Ergebnisse zeigen, dass durch die Verwendung einer VLD-Struktur und einer optimierten Dosierung der vergrabenen Borschicht eine Durchbruchspannung von 1550 V bei einer N-Schichtdicke von 140 µm erreicht werden kann. Die kontrollierte Lochinjektion auf der Rückseite führt in der Praxis zu einer gleichmäßigen Erholungsdiode im Vergleich zu einer herkömmlichen Diode ohne vergrabene P-Schicht. Zuverlässigkeitsuntersuchungen bestätigen, dass die Passivierung eines planaren PN-Übergangs mittels SIPOS zu stabilen Sperrspannungskennlinien führt.

LITERATURVERZEICHNIS

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[15] DESSISISE Benutzerhandbuch, SYNOPSYS INC.