Die Einführung von FIL erweitert die umfassenden HDL-Verifikationsoptionen, die EDA Simulator Link für in MATLAB und Simulink erstellte Algorithmen bietet. Die FPGA-basierte Verifikation ermöglicht eine deutlich höhere Laufzeitleistung als HDL-Simulatoren und erhöht die Zuverlässigkeit des Algorithmus in der Praxis.
Zu den wichtigsten Produktmerkmalen gehören die folgenden Möglichkeiten:
– Überprüfung von HDL-Implementierungen von MATLAB-Code und Simulink-Modellen mithilfe von FPGA-Entwicklungsboards für Spartan- und Virtex-Geräte, einschließlich des Virtex-6 ML605-Entwicklungsboards.
– Überprüfung von HDL-Implementierungen von MATLAB-Code und Simulink-Modellen mittels Cosimulation mit Mentor Graphics ModelSim, Mentor Graphics Questa und Cadence Design Systems Incisive Enterprise Simulator.
– Generierung von TLM 2.0-Komponenten zur Verwendung in virtuellen Prototyping-Umgebungen in SystemC.
