MOSFET SiC robusti e resilienti.
Si può affermare che i MOSFET SiC costituiscono l'anello più critico in una catena di sistemi di alimentazione. Pertanto, devono dimostrare robustezza in diverse aree in cui si sono rivelati vulnerabili. Come i MOSFET al silicio, anche i SiC sono soggetti a difetti estrinseci quali impurità, stati di carica e altri difetti del materiale in prossimità della giunzione ossido-semiconduttore, che causano vari tipi di instabilità e meccanismi di degrado del dispositivo. L'eliminazione di questi rischi richiede che i MOSFET SiC di produzione dimostrino una tensione di soglia stabile, un ossido di gate affidabile, un robusto diodo strutturale intrinseco e resistenza all'effetto valanga. Ciascun attributo deve essere validato tramite test di qualificazione, poiché la stabilità dei parametri e la durata possono variare notevolmente a seconda del fornitore.
Per verificare la stabilità della tensione di soglia (Vth) di un MOSFET SiC, si applica in genere una polarizzazione di gate positiva (p-HTGB) e negativa (n-HTGB) ad alta temperatura per stressare un numero statisticamente significativo di dispositivi, e la Vth prima e dopo il test di stress viene semplicemente confrontata. Ad esempio, i processi p-HTGB e n-HTGB sono stati applicati a gruppi separati di sessantaquattro MOSFET SiC da 1200 V per 1000 ore. La variazione media osservata nella Vth è stata di +59,6 millivolt dopo
il processo p-HTGB e di -22,8 millivolt dopo il processo n-HTGB. Con questo livello di stabilità, i progettisti dispongono di una tensione di soglia prevedibile sulla base della quale possono prendere decisioni di progettazione più rigorose e a lungo termine.
Gli ossidi di gate ad alta affidabilità sono fondamentali in tutte le applicazioni, soprattutto in quelle che richiedono una lunga durata. Per determinare l'affidabilità dell'ossido di gate nei MOSFET SiC, sono state eseguite misurazioni di carico di rottura (QBD) su tre assemblaggi di MOSFET SiC da 1200 V. Tutti i guasti osservati erano intrinseci, indicando un elevato livello di maturità del processo. I tassi di guasto nel tempo (FIT) e il tempo medio tra i guasti (MTTF) sono stati calcolati per un numero maggiore di dispositivi, nello specifico 192. Per p-HTGB, questi valori sono stati rispettivamente di 20 e 5.618 anni; per n-HTGB, i risultati ottenuti sono stati di 93 e 1.233 anni. Questi risultati dovrebbero essere incoraggianti per gli utenti finali, in quanto sono coerenti con i report di rottura dielettrica dipendente dal tempo (TDDB) forniti da vari fornitori.
Il fenomeno della degradazione bipolare nelle giunzioni pn SiC è stato ampiamente studiato. Se in un MOSFET SiC si verifica un degrado strutturale del diodo, si osserverebbero aumenti sia della resistenza diretta che della caduta di tensione ai capi del diodo durante la commutazione di corrente (manifestati da una tendenza al ribasso nelle caratteristiche di uscita del terzo quadrante). Fortunatamente, i materiali per MOSFET SiC si sono evoluti e la densità di difetti nei cristalli preesistenti è diminuita nei materiali di produzione. Ciononostante, è necessario valutare i MOSFET SiC di ciascun fornitore. La Ohio State University ha recentemente confrontato il degrado strutturale del diodo dopo 100 ore di stress alla massima corrente nominale (VGS = -5 V) in MOSFET SiC da 1200 V di diversi fornitori e ha osservato differenze sostanziali nella resistenza diretta dopo la fase di stress. Solo il fornitore C non ha mostrato alcun degrado (Figura 1). Dati supplementari relativi al terzo quadrante sugli stessi dispositivi hanno corroborato la presenza (o l'assenza, per il fornitore C) di degrado strutturale del diodo.
Figura 1. I dati del terzo quadrante mostrano che il MOSFET SiC del fornitore C è stato l'unico a non subire un degrado strutturale del diodo. Fonte: Dr. Anant Agarwal e Dr. Minseok Kang, Ohio State University.
Un altro parametro importante è la resistenza alla valanga, che viene misurata tramite commutazione induttiva non bloccata (UIS). Il MOSFET viene sottoposto a un sovraccarico elettrico mentre è OFF, forzando la corrente a generare una valanga alla periferia del die semiconduttore poiché il canale MOS non è arricchito.
Questo differisce da un test di resistenza al cortocircuito, in cui il MOSFET è ON e la corrente è distribuita in modo più uniforme sull'area attiva del dispositivo. Per simulare al meglio le condizioni operative reali, i MOSFET SiC vengono sottoposti a impulsi UIS ripetitivi (R-UIS); la stabilità dei parametri e l'integrità dell'ossido vengono confrontate prima e dopo 100.000 impulsi ripetitivi a due terzi della corrente nominale (secondo MIL-STD-750). VBR, Vth e VF del diodo strutturale non sono influenzati da R-UIS, a dimostrazione della sua eccellente resistenza alla valanga.
Pacchetti di alimentazione a bassa induttanza:
una volta acquisita fiducia nel MOSFET SiC, il passo successivo per un sistema SiC completo è un pacchetto di alimentazione ottimizzato. Un efficace modulo multichip dovrebbe consentire ai progettisti di sfruttare appieno i vantaggi del SiC, anziché limitarli.
Numerosi requisiti devono essere presi in considerazione. Poiché il die del semiconduttore MOSFET SiC è relativamente piccolo, molti di essi devono essere collegati in parallelo per ottenere una bassa resistenza di conduzione. Inoltre, i die del semiconduttore MOSFET in parallelo devono commutare in modo sincrono e distribuire uniformemente la corrente, il che significa garantire simmetria e bassa induttanza negli schemi di interconnessione dei die del semiconduttore.
Un esempio è il package SP6LI di Microchip, che aggiunge solo 2,9 nH di induttanza parassita al circuito di alimentazione, rispetto agli oltre 20 nH di induttanza parassita presenti nei package standard. L'induttanza del circuito di alimentazione viene ridotta realizzando i collegamenti del collegamento CC su busbar configurate in linea retta. I collegamenti del substrato sono distribuiti simmetricamente e posizionati il più vicino possibile al die del semiconduttore. Per il circuito gate-source, vengono utilizzati slot per resistori di gate in serie indipendenti per ciascuno degli slot disponibili sul die del semiconduttore nelle posizioni di commutazione high/low side, al fine di ottimizzare la temporizzazione e la ripartizione della corrente. I resistori di gate indipendenti riducono l'induttanza parassita introdotta nel circuito gate-source, forniscono protezione contro gli scatti catastrofici e minimizzano le perdite di commutazione.
Tecnologia di pilotaggio del gate intelligente e flessibile:
un terzo elemento necessario per un sistema SiC completo è il controllo. Anche in questo caso, la capacità dei MOSFET SiC di commutare rapidamente implica che un sistema non ottimizzato sia a rischio di guasto a causa di interferenze elettromagnetiche (EMI) e picchi di tensione transitori. È necessaria una nuova tecnologia di pilotaggio del gate che consenta al progettista di manipolare la dinamica di commutazione e raggiungere un equilibrio ottimale. Inoltre, il pilotaggio del gate deve garantire un rilevamento e una risposta rapidi ai picchi di segnale, poiché i MOSFET SiC sono caratterizzati da tempi di durata inferiori rispetto alla maggior parte degli IGBT al silicio.
Una tecnica brevettata chiamata "commutazione aumentata" ha reso possibile per le soluzioni di pilotaggio del gate digitali più avanzate di fare una pausa a un valore intermedio di VGS definito dall'utente per una durata desiderata, al fine di scaricare la capacità di Miller prima di commutare su VGS OFF (vedere Figura 2). Questo si contrappone ai metodi tradizionali che portano VGS direttamente da ON a OFF, non offrendo quindi al progettista alcun modo per aggirare altri problemi di sistema meno evitabili, come l'induttanza parassita nel cavo utilizzato per collegare il carico. In effetti, è possibile raggiungere uno straordinario equilibrio tra protezione dalle sovratensioni ed efficienza apportando piccole modifiche al profilo di commutazione potenziato (livelli VGS e tempo di permanenza).
Figura 2: Un driver per gate digitale che utilizza il metodo di commutazione aumentato facilita notevolmente l'identificazione dei punti di progettazione ottimali e la loro valutazione.
La Figura 3 mostra le forme d'onda di spegnimento utilizzando due profili di commutazione ottimizzati e un modulo MOSFET SiC da 1200 V in un package D3 (106 mm x 62 mm x 31 mm). Si può notare che la selezione di un VGS intermedio inferiore riduce le perdite di commutazione quando l'efficienza è una priorità, mentre un VGS più elevato attenua i picchi di VDS e uniforma le oscillazioni di tutte e tre le forme d'onda. 
Grazie al software di configurazione fornito, le impostazioni del gate driver possono essere configurate con precisione in tutte le fasi di sviluppo con un semplice clic del mouse, a differenza delle ore impiegate con un saldatore.
Figura 3. Forme d'onda di spegnimento che mostrano l'effetto della commutazione ottimizzata su un modulo MOSFET SiC.
I gate driver digitali possono anche migliorare il livello di intelligenza. Ad esempio, possono essere utilizzati per fornire un profilo di spegnimento completamente diverso in caso di guasto, garantendo così una maggiore sicurezza operativa. L'aggiunta di metodi di commutazione avanzati alla protezione dai cortocircuiti rafforza l'utilizzo di una bassa Rg, oltre a guidare il MOSFET attraverso una transizione allo stato OFF più fluida e controllata, con una minore probabilità di rottura a valanga. Ulteriori funzionalità configurabili includono misurazioni diagnostiche in tempo reale, come la tensione del collegamento CC e il monitoraggio della temperatura.
Con l'evoluzione dell'elettronica di potenza dai MOSFET in silicio (IGBT) ai MOSFET in SiC, aumenta la dipendenza dai fornitori di componenti per la fornitura degli elementi critici necessari alla creazione di soluzioni di sistema complete. Ciò si traduce in un MOSFET in SiC con comprovata robustezza, un package di potenza a bassissima induttanza e una nuova classe di driver di gate intelligenti progettati per una facile ottimizzazione. Tutti questi elementi sono essenziali per semplificare la progettazione SiC, dalla valutazione iniziale all'implementazione sul campo.
Autore: Kevin Speer, Microchip Technology
